FPGA Flash 烧写实战：从比特流到可靠启动
在嵌入式开发中，常遇到这种情况：FPGA 设计在 JTAG 模式下运行完美，时序收敛、功能正常。可一旦断电重启，板子却'死'了——LED 不闪、串口无输出、逻辑没加载。排查半天，最后发现是 Flash 烧写配置出了问题。
这并非孤例。真正决定产品能否落地的关键一步，正是将 .bit 文件固化进 QSPI Flash 的全过程。而这一过程的核心，就是 Vivado 的固化程序烧写步骤。
本文将以工程实践为视角，带你穿透 Vivado 界面背后的机制，深入剖析从生成比特流到成功启动的完整链路。不只是告诉你'怎么点'，更要讲清楚'为什么这么配'。
比特流不是终点，而是起点
很多人误以为综合实现后生成 .bit 文件就大功告成。但实际上，这个文件只是 FPGA 配置的'临时快照'，只能通过 JTAG 下载到易失性配置 RAM 中。断电即失，无法用于量产部署。
要想让 FPGA'记住'你的设计，必须把这份配置信息转存到外部非易失性存储器里——通常是 Quad SPI Flash。但直接把 .bit 扔进去可不行，它需要经过一次'封装升级'。
为什么要压缩？容量与速度的博弈
现代 FPGA 的配置数据动辄几 MB 甚至十几 MB。以 Zynq-7000 为例，一个中等规模的设计生成的 .bit 可能达到 8~12MB。如果不对它处理，意味着你需要一块至少 16Mb（2MB）以上的 Flash，且加载时间较长。
解决办法之一是启用 比特流压缩：
set_property BITSTREAM.GENERAL.COMPRESS true [current_design]
这一行 Tcl 命令带来的收益惊人：通常可将原始比特流体积缩小至 40%~60%。这意味着你可以用更小容量的 Flash，降低成本；同时传输数据量减少，也加快了上电初始化速度。
✅ 实践建议：除非有特殊调试需求（如需要精确控制 bit 位映射），否则应始终开启压缩。
四线 SPI 还是单线？硬件说了算
另一个关键设置是总线宽度：
set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design]
这里的 4 代表使用四线 SPI（IO0~IO3 共用），也就是常说的 QSPI 模式。相比传统的单线模式（CCLK + DIN），带宽提升显著。
⚠️ 但请注意：这个设置必须与 实际硬件连接一致！如果你的 PCB 只连了 IO0 作为数据输入，却在软件中设为 x4 模式，结果就是上电时读不到有效同步头（Sync Word），FPGA 进入无效状态或 fallback 到安全模式。
🔍 坑点提示：某些开发板默认出厂设置为 x1 模式，即使芯片支持 x4，也需要确认原理图后再修改该参数。
配置速率别乱调，匹配 Flash 才稳定
set_property BITSTREAM.CONFIG.CONFIGRATE 50 [current_design]
这句设定的是 FPGA 主动发起的 SPI 时钟频率，单位 Mbps。比如设为 50，表示配置期间 SPI_CLK = 50MHz。
听起来越高越好？错。你得看 Flash 能不能跟上。
例如常见的 Winbond W25Q128JV，其连续读取最高支持 104MHz，看似没问题。但注意：这是在特定条件下（如双/四 I/O 模式 + 快速读指令）才能达到的极限值。而在 FPGA 配置阶段，往往使用标准读操作，实际稳定工作频率可能只有 66MHz 或更低。
因此，保守起见， 建议初始设置为 33~50MHz 之间，后续可通过示波器观测信号质量再适度提升。
把比特流'打包'成 Flash 能认的格式
.bit 文件不能直接写入 Flash，因为它缺少地址信息和校验机制。我们需要一个中间格式——最常用的就是 .mcs 文件。
