跨时钟域（CDC, Clock Domain Crossing）是 FPGA 设计中极易引发亚稳态和系统故障的关键环节。在多时钟系统中，信号从一个时钟域传递到另一个时钟域时，若未做妥善处理，可能导致数据错误甚至系统死机。以下是工程中稳定可靠、可直接应用的 3 种 CDC 处理方案。
1. 什么是跨时钟域 CDC？
理解 CDC 需掌握 3 个关键点：
- 核心场景：信号从一个时钟域（如 clk_a）传到另一个时钟域（如 clk_b）；
- 触发条件：两个时钟频率不同，或相位无关（无固定时间关系）；
- 直接后果：若不处理直接打拍，会出现亚稳态，导致数据错误，严重时系统死机。
注意：只要是多时钟系统，就必须做 CDC 处理，这是企业级 FPGA 开发的基本要求。
2. 方案 1：单比特信号 —— 两级寄存器同步
适用场景：按键输入、使能信号、标志位、单 bit 控制信号（如中断请求、数据有效标志）。
代码模板：
module sync_2d (
input wire clk_dst, // 目标时钟（信号要传到的时钟域）
input wire rst_n, // 全局复位，低电平有效
input wire din, // 异步输入（来自另一个时钟域的单 bit 信号）
output wire dout // 同步后输出（已适配目标时钟域，无亚稳态风险）
);
// 两级同步寄存器，核心用于消除亚稳态
reg q1, q2;
// 时序逻辑，目标时钟上升沿触发，复位清零
always @(posedge clk_dst or negedge rst_n) begin
if (!rst_n) begin
q1 <= 1'b0;
q2 <= 1'b0;
end else begin
q1 <= din; // 第一级同步：采集异步输入信号，初步稳定
q2 <= q1; // 第二级同步：进一步稳定信号，彻底抵御亚稳态
end
end
// 同步后的数据输出，取第二级寄存器的值
assign dout = q2;
endmodule
关键要点：
- 两级寄存器足够抵御大部分亚稳态，工程里单 bit 信号统一用此方案，无需多打拍；
- 绝对不要只打一拍，风险极大，亚稳态未稳定即输出易出 bug；
- 模板可直接复用，替换 clk_dst 即可适配不同频率。
3. 方案 2：多比特信号 —— 握手机制
适用场景：数据总线、地址信号、多 bit 控制信号（如 8bit 数据、16bit 配置信号）。多 bit 信号不能用方案 1 直接打拍。
核心思路：
- 发送方：准备好数据，发送 valid 有效信号；
- 同步 valid：将 valid 信号用方案 1 的两级同步器同步到接收方时钟域；
- 接收方：检测到同步后的 valid，锁存数据；
- 应答同步：接收方发送 ack 应答，同步回发送方，告知'数据已接收'。
重点提醒：多 bit 信号禁止直接打拍，会导致不同 bit 信号同步延迟不一致，出现数据错乱。
代码模板（16bit 数据为例）：
// 多比特跨时钟域握手机制，发送方 clk_a，接收方 clk_b
module cdc_handshake (
// 发送方（原时钟域 clk_a）
input wire clk_a,
input wire rst_n,
input wire [15:0] data_a,
input wire data_vld_a,
// 接收方（目标时钟域 clk_b）
input wire clk_b,
output reg [15:0] data_b,
output reg data_vld_b
);
// 声明信号
reg valid_a_sync1;
reg valid_a_sync2;
reg ack_b;
reg ack_b_sync1;
reg ack_b_sync2;
reg data_lock;
// 第一步：发送方 valid_a 同步到接收方 clk_b 域
always @(posedge clk_b or negedge rst_n) begin
if (!rst_n) begin
valid_a_sync1 <= 1'b0;
valid_a_sync2 <= 1'b0;
end else begin
valid_a_sync1 <= data_vld_a;
valid_a_sync2 <= valid_a_sync1;
end
end
// 第二步：接收方逻辑（锁存数据 + 产生应答 ack_b）
always @(posedge clk_b or negedge rst_n) begin
if (!rst_n) begin
data_b <= 16'd0;
data_vld_b <= 1'b0;
ack_b <= 1'b0;
data_lock <= 1'b0;
end else begin
case (valid_a_sync2)
1'b1: begin
if (!data_lock) begin
data_b <= data_a;
data_vld_b <= 1'b1;
data_lock <= 1'b1;
ack_b <= 1'b1;
end else begin
data_vld_b <= 1'b0;
end
end
1'b0: begin
data_vld_b <= 1'b0;
ack_b <= 1'b0;
data_lock <= 1'b0;
end
endcase
end
end
// 第三步：接收方 ack_b 同步到发送方 clk_a 域
always @(posedge clk_a or negedge rst_n) begin
if (!rst_n) begin
ack_b_sync1 <= 1'b0;
ack_b_sync2 <= 1'b0;
end else begin
ack_b_sync1 <= ack_b;
ack_b_sync2 <= ack_b_sync1;
end
end
endmodule
