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FPGA（一）Quartus II 13.1及modelsim与modelsim-altera安装教程及可能遇到的相关问题

零.前言在学习FPGA课程时，感觉学校机房电脑用起来不是很方便，想着在自己电脑上下载一个Quartus II 来进行基于 vhdl 语言的FPGA开发。原以为是一件很简单的事情，没想到搜了全网文章发现几乎没有一个完整且详细的流程教学安装（也可能是我没搜到,,ԾㅂԾ,,）【视频b站上有，搞完才发现T.T】，因此想做一个纯小白式安装教程，将网上分享的几位大佬关于安装部分的流程都总结到一文当中，包括…

月光旅人发布于 2026/4/6更新于 2026/7/2371K 浏览

FPGA（一）Quartus II 13.1及modelsim与modelsim-altera安装教程及可能遇到的相关问题

零.前言

在学习FPGA课程时，感觉学校机房电脑用起来不是很方便，想着在自己电脑上下载一个Quartus II 来进行基于 vhdl 语言的FPGA开发。原以为是一件很简单的事情，没想到搜了全网文章发现几乎没有一个完整且详细的流程教学安装（也可能是我没搜到,,ԾㅂԾ,,）【视频b站上有，搞完才发现T.T】，因此想做一个纯小白式安装教程，将网上分享的几位大佬关于安装部分的流程都总结到一文当中，包括软件及软件配套仿真和芯片库的安装，让大家花最少的时间完成安装。相关文章链接在文末。

多图预警

一.Quartus安装

1.首先需要先去百度网盘下载相关资料

下载链接：百度网盘请输入提取码

提取码：qomk

2.下载的是压缩包，解压后可以看到13个文件

文章配图

先打开QuartusSetup-13.1.0.162.exe文件开始安装。

3.安装流程

（1）打开后点击next

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（2）选择第一个accept，再点击next

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（3）选择文件夹可以自定义安装的位置，尽量建立一个新的文件夹（路径不包括中文和特殊符号）来存放，不然很多子文件夹可能会填的很乱....,选择好后点击next

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（4）除了最后一个不勾选外，其他全选（默认情况），当然也可以根据自己的芯片包需要更改Devices里面的内容，然后Next

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(5)Summary确保有足够的安装空间，确认后点击Next

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（6）这里就开始自动安装了，需要等待一段时间

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity div is port(clk : in std_logic; rst : in std_logic; clkout :out std_logic ); end div; architecture rtl of div is constant n : integer range 0 to 10 := 6; --这里的n可以是任意值，当然要大于1. signal clk_p : std_logic; signal clk_n : std_logic; signal cnt_p : integer range 0 to n; signal cnt_n : integer range 0 to n; begin process(clk_p, clk_n) begin if((n mod 2) = 0)then clkout <= clk_p; else clkout <= clk_p or clk_n; end if; end process; process(clk, rst) begin if(rst = '0') then cnt_p <= 0; elsif(clk'event and clk = '1') then if(cnt_p = n-1) then cnt_p <= 0; else cnt_p <= cnt_p + 1; end if; end if; end process; process(clk, rst) begin if(rst = '0') then clk_p <= '0'; elsif(clk'event and clk = '1')then if (cnt_p < (n/2)) then clk_p <= '1'; else clk_p <= '0'; end if ; end if; end process; process(clk, rst) begin if(rst = '0') then cnt_n <= 0; elsif(clk'event and clk = '0')then if(cnt_n = n-1) then cnt_n <= 0; else cnt_n <= cnt_n + 1; end if; end if; end process; process(clk, rst) begin if(rst = '0') then clk_n <= '0'; elsif(clk'event and clk = '0')then if (cnt_n < (n/2)) then clk_n <= '1'; else clk_n <= '0'; end if ; end if; end process; end rtl;