FPGA 毕业设计：选题避坑、开发流程与 Verilog 实战指南

我们采用自顶向下的设计。顶层模块 uart_led_top 负责时钟复位、实例化子模块、连接信号。

• uart_rx：接收模块，将串行数据转换为 8 位并行数据，并给出数据有效脉冲。
• uart_tx：发送模块，将 8 位并行数据转换为串行数据输出。
• led_controller：控制模块，根据接收到的命令（例如特定数据）改变 LED 状态，并可返回状态数据。

3.2 核心代码实现（Verilog）

这里重点展示接收模块 uart_rx，它包含了状态机设计，是理解 FPGA 时序逻辑的好例子。

module uart_rx #( parameter CLK_FREQ = 50_000_000, // 输入时钟频率 parameter BAUD_RATE = 115200 )( input wire clk, input wire rst_n, input wire rx_serial, // 串行输入 output reg [7:0] rx_data, // 接收到的并行数据 output reg rx_data_valid // 数据有效信号，高电平一个周期 ); 
// 计算波特率分频计数值 localparam BAUD_CNT_MAX = CLK_FREQ / BAUD_RATE; 
// 状态定义：空闲、起始位、数据位、停止位 typedef enum logic [1:0] { IDLE, START_BIT, DATA_BITS, STOP_BIT } state_t; reg [1:0] state_r, state_next; reg [15:0] baud_cnt_r, baud_cnt_next; // 波特率计数器 reg [2:0] bit_idx_r, bit_idx_next; // 数据位索引 (0-7) reg [7:0] data_shift_r, data_shift_next; // 移位寄存器 
// 对异步输入 rx_serial 进行同步化处理，防止亚稳态 reg rx_serial_sync1, rx_serial_sync2; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin rx_serial_sync1 <= 1'b1; // 默认拉高，对应 UART 空闲状态 rx_serial_sync2 <= 1'b1; end else begin rx_serial_sync1 <= rx_serial; rx_serial_sync2 <= rx_serial_sync1; end end 
// 时序逻辑：状态寄存器更新 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state_r <= IDLE; baud_cnt_r <= 0; bit_idx_r <= 0; data_shift_r <= 0; end else begin state_r <= state_next; baud_cnt_r <= baud_cnt_next; bit_idx_r <= bit_idx_next; data_shift_r <= data_shift_next; end end 
// 组合逻辑：状态机与计数器下一状态生成 always @(*) begin // 默认保持当前值 state_next = state_r; baud_cnt_next = baud_cnt_r; bit_idx_next = bit_idx_r; data_shift_next = data_shift_r; rx_data_valid = 1'b0; rx_data = 8'h00; case (state_r) IDLE: begin baud_cnt_next = 0; bit_idx_next = 0; // 检测到起始位（下降沿，同步后为低电平） if (rx_serial_sync2 == 1'b0) begin state_next = START_BIT; end end START_BIT: begin if (baud_cnt_r == (BAUD_CNT_MAX-1)) begin baud_cnt_next = 0; state_next = DATA_BITS; end else begin baud_cnt_next = baud_cnt_r + 1; end end DATA_BITS: begin if (baud_cnt_r == (BAUD_CNT_MAX-1)) begin baud_cnt_next = 0; // 在采样点（接近一个位周期的中间）锁存数据 data_shift_next = {rx_serial_sync2, data_shift_r[7:1]}; if (bit_idx_r == 3'd7) begin state_next = STOP_BIT; end else begin bit_idx_next = bit_idx_r + 1; end end else begin baud_cnt_next = baud_cnt_r + 1; end end STOP_BIT: begin if (baud_cnt_r == (BAUD_CNT_MAX-1)) begin baud_cnt_next = 0; rx_data = data_shift_r; // 输出数据 rx_data_valid = 1'b1; // 产生有效脉冲 state_next = IDLE; end else begin baud_cnt_next = baud_cnt_r + 1; end end default: state_next = IDLE; endcase end endmodule

代码要点解析：

• 同步化：rx_serial 是异步输入，必须用两级触发器同步，这是避免亚稳态的标准操作。
• 状态机：采用三段式写法（状态定义、时序段、组合段），清晰且利于综合。
• 采样点：在 DATA_BITS 状态，当计数器计到 BAUD_CNT_MAX-1 时，位于一个位周期的末尾，此时采样已稳定。更稳健的做法是在计到一半时（BAUD_CNT_MAX/2）采样。
• 干净输出：rx_data_valid 只在一个时钟周期内拉高，方便后续模块捕获。

发送模块 uart_tx 与之类似，是一个并串转换的状态机。led_controller 则是一个简单的命令解析器，例如收到 8'hAA 点亮 LED，收到 8'h55 熄灭 LED，并可通过 uart_tx 返回当前 LED 状态。

3.3 仿真测试要点（Testbench）

仿真不仅要测功能，还要测 robustness。

// 关键测试场景 initial begin // 1. 正常发送字节 0x55 send_byte(8'h55); // 检查 rx_data_valid 是否在正确时间点拉高，且 rx_data 为 0x55 // 2. 测试连续发送 repeat(10) begin send_byte($random); end // 3. 模拟毛刺：在起始位期间插入短暂脉冲 force uut.rx_serial = 1'b0; // 起始位 #(BIT_PERIOD*0.3); force uut.rx_serial = 1'b1; // 毛刺 #(BIT_PERIOD*0.1); force uut.rx_serial = 1'b0; #(BIT_PERIOD*8); // 发送数据... release uut.rx_serial; // 观察设计是否抗干扰 // 4. 测试错误波特率（略偏离） // 可以调整 testbench 中的 BIT_PERIOD，验证接收容错能力 end

四、资源与性能分析

在 Vivado 中对上述设计（包含收发和控制模块）针对 Basys3（XC7A35T）进行综合实现后，查看报告：

1. 资源占用：
   • LUT: ~150 个 （占芯片比例 < 1%）
   • FF (寄存器): ~80 个 （占芯片比例 < 1%）
   • BRAM: 0 个
   • IO: 若干 结论：资源极其富裕，为后续扩展（如加入 FIFO、更多命令）留足空间。
2. 时序性能：
   • 最差建立时间裕量 (Worst Negative Slack): > 2 ns （在 50MHz 时钟下）
   • 最高可运行频率 (Fmax): 根据报告推算，可达 100MHz 以上。 结论：时序完全收敛，设计稳健。如果 WNS 为负，说明存在建立时间违例，需要检查关键路径逻辑。

五、生产环境避坑指南

这是从'能跑'到'稳定'的关键一步。

1. 跨时钟域同步 (CDC)：前面提过，再说一遍。任何信号从一个时钟域传到另一个时钟域，必须通过同步器。单 bit 信号用两级触发器，多 bit 数据用异步 FIFO 或握手协议。绝对不要直接连过去！
2. 引脚约束完整性：除了功能引脚（UART 的 RX/TX，LED），别忘了时钟和复位引脚！这些引脚通常有特定的电平标准和位置要求，约束错误会导致无法配置或不稳定。
3. 未初始化寄存器：在声明寄存器变量时，尽量赋予一个明确的复位值，尤其是在 always @(posedge clk) 块中，如果没有复位分支，综合工具可能会推断出锁存器，或者初始值为未知态 X，导致行为不可预测。
4. 综合推断非预期硬件：如果你在组合逻辑 always @(*) 中，对同一个变量在不同条件下不完全赋值，综合工具会推断出锁存器。锁存器对毛刺敏感，在 FPGA 设计中一般要避免。解决方法：确保 if-else 或 case 语句覆盖所有分支，或者赋默认值。
5. 仿真与实现差异：仿真时 initial 块可以给寄存器赋值，但实际电路上电状态可能不同。确保你的设计不依赖于仿真初始化，真正的初始化应由复位信号完成。

总结与拓展

通过这个 UART 通信控制器的完整实践，我们走通了 FPGA 开发的常规流程：需求分析、模块划分、编码、仿真、约束、综合实现、上板测试。这个设计本身就是一个很好的起点。

如何将它扩展为一个实用的多通道数据采集系统呢？ 你可以思考：

1. 添加一个异步 FIFO，连接 uart_rx 和 led_controller，解决接收数据速率和处理速率不匹配的问题。
2. 将 led_controller 升级为一个命令分发器，根据接收数据的高几位选择不同的功能模块（如通道 1 读温度传感器，通道 2 控制电机）。
3. 为 uart_tx 添加仲裁逻辑，让多个模块都能安全地通过同一个串口发送数据。

FPGA 设计的乐趣就在于，你可以从这样一个简单、可靠的核心开始，像搭积木一样，逐步构建出复杂的系统。希望这篇笔记能帮你理清思路，少走弯路，顺利搞定毕设！