FPGA DDR4 读写控制：MIG IP 核控制信号详解

命令接口用来指示 DDR 能够接受读取或者写入命令以及对应的命令类型。假设要读取或者写入一组数据，首先要给命令接口发送命令。以读命令为例，首先将 app_cmd 设为 3'b001，然后等待 app_rdy 信号拉高，其拉高表示 DDR 能够接受读写命令，然后拉高 app_en 并同时给出要读的地址 app_addr，则在若干个周期后，数据就会连同数据有效信号一起出现。由于 app_cmd 指示不同的命令类型，其不同值代表的命令如下：

一次成功的命令传输时序如下图所示：

注意不要被 app_en 拉高了三个周期而迷惑，实际上只有三个周期的最后一个周期命令才被写入到 IP 核，因为此时 app_rdy 才被拉高。另外，图中的 app_autoprecharge 信号被一同拉高可能会让人感到迷惑，实际上使用 IP 时可能根本不会操作这一信号，因为在 IP 核中要额外设置才能使用 app_autoprecharge 这一信号。该信号用于在同一 bank 中进行读写时为了提高读写效率而使能，其用途与 DDR 颗粒的结构有关。

写接口

第三类接口是写接口：

app_wdf_data 是写数据总线。app_wdf_rdy 信号其实就是写操作的 app_rdy 信号，对于一次写操作来说，只有当 app_rdy 和 app_wdf_rdy 同时为高时，写命令才能有效。app_wdf_wren 拉高表示当前数据总线上数据就是要写入的数据。app_wdf_mask 信号是写数据的屏蔽位，被写入为 1 的那个字节将不会被写入到 DDR 中。举例来说，对于位宽 16, burst length 8 的 DDR，一次传输为 16*8=128=16 字节，其 mask 以字节为单位屏蔽，则 mask 大小为 16bit。app_wdf_end 表示的是当前时钟周期是写入数据的最后一周期。对于之前举例的 DDR，其用户时钟与 DDR 时钟分频比为 1:4，代表着每个用户时钟周期都会进行一次完整的 Burst 传输，则 app_wdf_end 实际上和 app_wdf_wren 是一起拉高的。实际应用时将其与 app_wdf_wren 连到一起即可。

写数据的时序如下：

第一种时序被称为非背靠背或者单次写入的时序，描述的是给出写命令的前一个到后两个周期在给出写控制信号以及数据，这些数据也能够被写入 DDR。app_wdf_wren 和 app_wdf_en 一同拉高时，该周期数据总线上的数据才是会被写入的数据，而 app_en 被拉高的那个周期地址和控制命令才会被写入。

第二种时序被称为背靠背写入时序，与非背靠背写入除了连续性上只有一个不同点，app_en 信号和 app_wdf_wren 以及 app_wdf_end 信号是对齐的。只要将这些信号在 app_rdy 以及 app_wdf_rdy 为高时一起拉高即可实现写入。

读接口

第四类接口是读接口：

读接口没有额外的控制接口，只需要操作前面提到的命令接口就能够实现读数据。DDR 读数据会有很大的延迟，在给出读指令后，需要很多个时钟周期数据和数据有效标识才会出现。data_valid 会和有效的读出数据一起出现，和平时操作 RAM 或者 FIFO 一样。两种读操作时序如下图所示：

除了这四组接口，还有一些额外的用户接口没有被使用，例如像 PG150 的 130 也就描述了另外一部分_ref 或者_req 信号的其他操作。可能还要多注意的就是 app_hi_pri 这个信号，PG150 中没有详细描述，只是说要保留且置为 0。

总结

MIG 的操作时序并不复杂，但在代码编写时注意点较多。整个 MIG IP 核其用户逻辑工作在一个很高的时钟下，以 DDR IP 核配置为例，DDR 工作时钟 1200Mhz，用户时钟 300Mhz。假设要对一个 100Msps，采样位数 16bit 的 ADC 进行数据采集并存入 DDR，FIFO 在这其中是必不可少的。为了实现这种跨时钟域的数据传输，对于 FIFO 的复杂操作是遇到的最大困难。