FPGA 读写 DDR4 (一)：MIG IP 核控制信号

一次成功的命令传输时序如下图所示：

注意图中 app_en 拉高了三个周期，实际上只有第三个周期的最后一个周期命令才被写入到 IP 核，因为此时 app_rdy 才被拉高。图中的 app_autoprecharge 信号通常不需要操作，除非在 IP 核配置中额外设置启用该功能。该信号用于在同一 Bank 中进行读写时提高效率，与 DDR 颗粒结构有关。

写接口

第三类接口是写接口：

app_wdf_data 为写数据总线。app_wdf_rdy 信号相当于写操作的 app_rdy，只有当 app_rdy 和 app_wdf_rdy 同时为高时，写命令才有效。app_wdf_wren 拉高表示当前数据总线上的数据是要写入的数据。app_wdf_mask 是写数据的屏蔽位，被写入为 1 的字节将不会被写入到 DDR 中。例如，位宽 16、Burst Length 8 的 DDR，一次传输 16*8=128 位即 16 字节，mask 大小为 16bit。app_wdf_end 表示当前时钟周期是写入数据的最后一周期。若分频比为 1:4，每个用户时钟周期进行一次完整 Burst 传输，则 app_wdf_end 与 app_wdf_wren 一起拉高。实际应用时可将两者连接。

写数据的两种时序如下：

第一种为非背靠背（单次写入）时序。描述的是给出写命令的前一到两个周期给出写控制信号及数据。app_wdf_wren 和 app_wdf_en 一同拉高时，该周期数据总线上的数据才会被写入；app_en 被拉高的那个周期地址和控制命令才会被写入。

第二种为背靠背写入时序。与非背靠背写入的区别在于连续性，app_en 信号和 app_wdf_wren 以及 app_wdf_end 信号是对齐的。只要将这些信号在 app_rdy 以及 app_wdf_rdy 为高时一起拉高即可实现写入。

读接口

第四类接口是读接口：

读接口无需额外的控制接口，只需操作命令接口即可实现。DDR 读数据会有较大延迟，给出读指令后，需多个时钟周期数据和数据有效标识才会出现。data_valid 会和有效的读出数据一起出现。

两种读操作时序如下：

除这四组接口外，还有一些额外用户接口未使用，如 PG150 描述的 _ref 或_req 信号。需注意 app_hi_pri 信号，PG150 中要求保留且置为 0。

总结

MIG 的操作时序并不复杂，但在代码编写时注意点较多。整个 MIG IP 核的用户逻辑工作在高时钟下，例如 DDR 工作时钟 1200MHz，用户时钟 300MHz。若对 ADC 进行数据采集并存入 DDR，FIFO 是必不可少的。为了实现跨时钟域的数据传输，FIFO 的复杂操作将是遇到的最大困难。