FPGA 高速通信：Aurora64B/66B IP 使用指南

Aurora 64B/66B 是 Xilinx（现 AMD）提供的高速串行通信协议 IP 核，专为 FPGA 设计，支持点对点数据传输，常用于数据中心和高性能计算场景。本文介绍如何在 Vivado 环境中调用该 IP 核，完成编码、译码及传输回环功能。

该协议采用轻量级 64B/66B 编码方案，提供高带宽和低延迟通信。IP 核负责处理物理层和数据链路层功能，包括数据编码、解码、错误检测和流控制。

在 Vivado 中通过 IP Catalog 或 IP Integrator 进行配置。关键参数如下：

打开 IP 核向导：创建工程后搜索 "Aurora 64B/66B"，双击进入配置界面。
核心参数：
- 数据宽度：根据需求选择（如 32 位或 64 位），默认 64 位匹配协议。
- 参考时钟：设置实际硬件频率（如 156.25 MHz）。
- 通道数：支持单通道或多通道，建议初期使用单通道。
- 回环模式：可选择 "Near-end PMA loopback" 或 "Far-end PMA loopback" 用于测试。
- 其他选项：流控制和 CRC 校验可按需启用。
生成 IP 核：配置完成后点击 "Generate"，生成 HDL 文件（Verilog 或 VHDL）。

生成的文件通常包括实例化模块、约束文件（XDC）及 Example design 目录。

端口分为用户接口和 GT（Gigabit Transceiver）接口：

用户接口端口（数据收发）：
- s_axi_tx_tdata / m_axi_rx_tdata：发送/接收数据总线。
- s_axi_tx_tvalid / m_axi_rx_tvalid：有效信号。
- s_axi_tx_tready：流控制就绪信号。
- m_axi_rx_tlast：接收帧结束信号。
GT 接口端口（物理连接）：
- gt_refclk：参考时钟输入。
- gt_txdata / gt_rxdata：收发数据。
- gt_txreset / gt_rxreset：收发器复位。
状态和控制端口：
- init_clk：初始化时钟。
- reset：全局复位。
- channel_up：链路建立状态（高电平表示成功）。
- hard_err / soft_err：错误指示。
回环控制端口：
- loopback：设置回环模式（如 3'b001 为近端回环）。

实例化时需将这些端口连接至顶层模块。

Vivado 生成的 Example design 提供了完整的测试环境，包含发送、接收和验证逻辑。

生成 Example Design：在配置向导中勾选 "Generate Example Design"，生成后在工程目录找到文件夹，包含顶层文件（如）。

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