Aurora 64B/66B IP 核配置、端口及回环测试详解

• loopback：用于设置回环模式（例如，3'b000 为正常模式，3'b001 为近端回环）。

在代码中实例化 IP 核时，需连接这些端口到顶层模块。

4. 调用 example design

Vivado 生成的 example design 提供了完整的测试环境，包括发送、接收和验证模块，帮助快速验证 IP 核功能。调用步骤如下：

• 生成 example design：
  1. 在 IP 核配置向导中，勾选 "Generate Example Design" 选项。
  2. 生成后，在工程目录中找到 example_design 文件夹，包含顶层文件（如 aurora_64b66b_exdes.v）。
  3. 打开该文件，Vivado 会自动添加所有必要模块。
• 运行 example design：
  • 编译工程后，通过仿真（如使用 Vivado Simulator）或下载到 FPGA 开发板运行。
  • Example design 默认实现了一个传输回环测试，其中发送数据被回环到接收端。

example design 的结构包括：

• 顶层模块：连接 IP 核和测试逻辑。
• 测试生成器（framegen）：生成测试帧。
• 测试检查器（framecheck）：检查接收帧。
• 时钟和复位控制。

5. 例化关键模块：framegen 和 framecheck 的作用

在 example design 中，framegen（帧生成器）和 framecheck（帧检查器）是两个关键模块，用于验证 IP 核的数据传输功能。

• framegen（帧生成器）：
  • 作用：生成测试数据帧，模拟用户发送数据。它会创建伪随机数据或固定模式数据，并添加帧头/帧尾，用于测试编码和发送路径。
  • 在回环测试中，framegen 生成的数据通过 IP 核发送，并回环到接收端。
• framecheck（帧检查器）：
  • 作用：接收数据帧并验证其正确性。它会比较接收数据与期望值，检测错误（如 CRC 错误或数据失配），并输出统计信息。
  • 在 example design 中，framecheck 确保回环数据完整，帮助调试传输问题。

例化方法：实例化 framecheck 模块，连接到 IP 核的接收端口。

framecheck framecheck_i (
    .RESET(reset),          // 复位信号
    .USER_CLK(user_clk),    // 用户时钟
    .RX_D(rx_data),         // 接收数据输入
    .RX_SRC_RDY_N(rx_src_rdy_n), // 数据就绪信号
    .ERR_COUNT(err_count)   // 错误计数器
);

例化方法：在顶层模块中，实例化 framegen 模块，连接到 IP 核的发送端口。

framegen framegen_i (
    .RESET(reset),          // 复位信号
    .USER_CLK(user_clk),    // 用户时钟
    .TX_D(tx_data),         // 发送数据输出
    .TX_SRC_RDY_N(tx_src_rdy_n) // 数据就绪信号
);

初学者可通过修改这些模块的参数（如数据模式）来自定义测试。

6. 实现 aurora 的编码译码传输回环

传输回环是将发送数据直接回环到接收端，用于测试 IP 核的编码、译码和链路完整性。以下是完整实现步骤：

• 步骤 1: 配置 IP 核为回环模式
  • 在 IP 核配置向导中，设置 "Loopback Mode" 为 "Near-end PMA loopback"（近端物理层回环），这会将发送数据直接回环到接收端，无需外部硬件。
  • 生成 IP 核和 example design。
• 步骤 2: 修改 example design 实现回环
  • example design 默认包含回环逻辑。打开顶层文件（如 aurora_64b66b_exdes.v），确保 framegen 和 framecheck 已连接。
• 步骤 3: 仿真和验证
  • 使用 Vivado Simulator 运行仿真：
    1. 添加测试激励（如复位和时钟信号）。
  • 预期结果：
    • channel_up 信号变为高电平，表示链路建立。
    • framegen 生成数据，framecheck 显示错误计数为 0，表示回环成功。
• 步骤 4: 下载到硬件
  • 使用 FPGA 开发板：
    1. 添加约束文件，分配引脚（如 GT 收发器引脚）。
    2. 生成 bitstream 并下载。
    3. 通过 UART 或 ILA（Integrated Logic Analyzer）监控信号，验证回环数据。

仿真脚本示例：

initial begin 
    reset = 1'b1; 
    #100 reset = 1'b0; // 释放复位 
    // 监控 channel_up 和 err_count 
end 

关键回环逻辑示例：

// 在顶层模块中，连接发送和接收
assign rx_data = tx_data; // 简单数据回环（仅用于仿真）
// 或使用 IP 核的回环控制
assign loopback = 3'b001; // 设置回环模式 

7. 常见问题及提示

• 调试提示：
  • 如果 channel_up 不拉高，检查时钟和复位信号。
  • 错误计数高？检查数据对齐或 CRC 设置。
• 资源：参考 Xilinx UG576（Aurora 64B/66B 用户指南）获取更多细节。