FPGA 面试核心知识点梳理（一）
FPGA 岗位面试通常关注基础功底、项目经验及问题解决能力。以下整理了部分高频考点，涵盖基础概念、架构设计、时序分析及跨时钟域处理等内容，供求职者系统复习。
一、FPGA 基础概念
1. 什么是 FPGA？与 CPLD、ASIC 的核心区别是什么？
FPGA（现场可编程门阵列）是一种基于可编程逻辑单元（CLB）、可编程互连资源（PI）、I/O 接口和嵌入式资源的半导体器件。它可以通过硬件描述语言（HDL）编程实现任意数字逻辑功能，属于'现场可编程'器件。
核心区别如下：
- FPGA：基于 SRAM 工艺，可编程性强、灵活性高，可反复擦写。适合快速原型验证、小批量量产，功耗中等，成本随规模上升。
- CPLD：基于 EEPROM/Flash 工艺，集成度低、逻辑资源少，不可反复擦写或次数有限。功耗低、延迟小，适合简单逻辑控制。
- ASIC：专用集成电路，定制化设计，集成度高、功耗低、性能最优，但不可编程。研发周期长、成本高，适合大批量量产。
2. FPGA 的基本架构包括哪些部分？各部分的作用是什么？
核心架构主要包括四部分，不同厂商（如 Xilinx、Intel）命名略有差异，但功能一致：
- 可编程逻辑块（CLB）：FPGA 的核心，由查找表（LUT）、触发器（FF）、多路选择器组成，用于实现各种组合逻辑和时序逻辑。
- 可编程互连资源（PI）：包括布线资源、开关矩阵，用于连接各个 CLB、I/O 模块和嵌入式资源，实现信号的传输。
- I/O 接口模块（IOB）：位于 FPGA 芯片边缘，负责 FPGA 与外部器件（如 CPU、DDR、ADC/DAC）的信号交互，支持多种电平标准（如 LVCMOS、LVDS、SSTL）。
- 嵌入式资源：集成在 FPGA 内部的辅助资源，包括 PLL（锁相环，用于时钟倍频/分频、相位调整）、DSP 切片（用于高速数字信号处理）、Block RAM（块 RAM，用于存储数据）。
3. FPGA 的配置方式有哪些？各适合什么场景？
FPGA 的配置方式核心分为「主动配置」和「被动配置」。
- 主动配置（FPGA 主动读取配置文件）：
- 配置芯片：如 Xilinx 的 SPI Flash、Intel 的 EPC 系列。最常用，上电后 FPGA 自动读取配置芯片中的 bitstream，适合量产产品，掉电后配置信息不丢失。
- 并行配置：配置速度快，适合对配置时间要求高的场景，但布线复杂、成本略高。
- 被动配置（外部控制器主动向 FPGA 写入配置文件）：
- JTAG 配置：通过 JTAG 接口（TCK、TMS、TDI、TDO）配置，主要用于调试、开发阶段，方便快速下载 bitstream。
- 串口/USB 配置：通过 UART、USB 接口由 CPU 或电脑写入配置文件，适合调试或特殊场景。
- Slave Serial 配置：由外部控制器（如 MCU）通过串行信号控制配置，适合小型系统、低功耗场景。
4. 什么是 LUT？LUT 的工作原理是什么？常见的 LUT 有几种？
LUT（查找表）是 FPGA 中实现组合逻辑的核心单元，本质是一个基于 SRAM 的'真值表缓存器'。
工作原理：LUT 的输入是组合逻辑的输入变量，输出是对应的逻辑结果。预先将输入变量所有可能的组合（真值表）存储在 SRAM 中，当输入信号到来时，LUT 根据输入值'查找'对应的输出结果，实现组合逻辑功能。
常见类型：
- 4 输入 LUT：可实现任意 4 变量的组合逻辑（2^4=16 种真值表组合）。
- 5 输入 LUT：可实现任意 5 变量的组合逻辑（2^5=32 种组合），部分高端 FPGA 采用。
- 6 输入 LUT：Xilinx 7 系列及以上 FPGA 的主流配置，可实现任意 6 变量组合逻辑，灵活性更高，还可拆分为两个 4 输入 LUT 使用。
5. FPGA 中的触发器（FF）有哪些类型？各有什么作用？
FPGA 中的触发器核心用于实现时序逻辑（存储信号、同步信号），常见类型及作用如下：
- D 触发器（D Flip-Flop）：最常用，输入为 D（数据）、CLK（时钟），时钟上升沿（或下降沿）时，将 D 端数据存入触发器，输出 Q=D，用于同步数据存储、移位寄存器等。
- T 触发器（T Flip-Flop）：输入为 T、CLK，T=1 时，时钟触发后 Q 翻转；T=0 时，Q 保持不变，用于分频电路（如二分频）。
- JK 触发器（JK Flip-Flop）：输入为 J、K、CLK，功能更灵活，但 FPGA 中一般通过 D 触发器组合实现。
- 寄存器（Register）：由多个 D 触发器组成，用于批量存储数据，分为同步寄存器和异步寄存器（不推荐使用，易产生时序问题）。
6. 什么是分布式 RAM 和 Block RAM？两者的核心区别是什么？
两者都是 FPGA 内部的存储资源，用于存储数据，核心区别在于实现方式和应用场景：
- 分布式 RAM（Distributed RAM）：由 LUT 拼接实现，本质是利用 LUT 的 SRAM 资源。容量小（通常每个 LUT 可实现 16bit 或 32bit）、速度快、功耗略高，适合小容量、高速度的存储需求（如小尺寸 FIFO、少量数据缓存）。
- Block RAM（BRAM）：FPGA 内部集成的专用存储模块，容量大（单块通常为 18Kbit、36Kbit，可级联扩展）、功耗低、接口灵活（支持单端口、双端口、读写分离），适合大容量存储需求（如大容量 FIFO、缓冲区、ROM）。
补充：面试常问'什么时候用分布式 RAM，什么时候用 Block RAM？'——核心看容量：小容量（＜1Kbit）用分布式，大容量（≥1Kbit）用 Block RAM，兼顾功耗和资源利用率。
7. FPGA 中的 PLL 作用是什么？主要有哪些功能？
PLL（锁相环）是 FPGA 内部的时钟管理模块，核心作用是「对输入时钟进行分频、倍频、相位调整」，生成系统所需的稳定时钟信号，解决时钟同步和时钟频率适配问题。
主要功能：
- 时钟倍频/分频：将输入时钟（如 50MHz）倍频到高频（如 200MHz），或分频到低频（如 10MHz），满足不同模块的时钟需求。
- 相位调整：调整输出时钟的相位（如延迟 0°、90°、180°），解决跨时钟域时序问题，或匹配外部器件的时钟相位。
- 时钟同步：实现多个时钟域的同步，减少时钟抖动和偏移，保证系统时序稳定。
- 时钟多路输出：一个 PLL 可输出多个不同频率、不同相位的时钟，供系统中不同模块使用。
8. FPGA 的时序约束是什么？为什么要做时序约束？
时序约束是工程师向 FPGA 工具（如 Vivado、Quartus）提供的「时钟频率、信号延迟、时序关系」等规则，用于指导工具进行布局布线，确保设计的时序满足要求。
核心原因：
- 避免时序违规：FPGA 的逻辑单元和布线资源存在延迟，若不进行时序约束，工具可能会随机布局布线，导致信号传输延迟超过允许范围，出现建立时间违规或保持时间违规，系统运行不稳定。
- 优化性能：时序约束可指导工具优先保证关键路径（如高速接口、核心逻辑）的时序，在满足时序的前提下，优化资源利用率和功耗。
- 验证设计可行性：通过时序约束和时序分析，可提前判断设计是否能在目标时钟频率下稳定运行，避免后期调试出现严重问题。
9. 什么是建立时间（Setup Time）和保持时间（Hold Time）？
两者是时序约束中最核心的两个参数，针对触发器（FF）而言，确保触发器能稳定采样数据：
- 建立时间（Tsu）：在时钟触发沿（上升沿/下降沿）到来之前，数据信号必须保持稳定的最小时间。若数据在建立时间内发生变化，触发器可能无法正确采样数据，导致采样错误。
- 保持时间（Th）：在时钟触发沿到来之后，数据信号必须保持稳定的最小时间。若数据在保持时间内发生变化，同样会导致触发器采样错误。
补充公式：时钟周期 T ≥ Tsu + Tco + Tdelay（Tco 是触发器输出延迟，Tdelay 是布线延迟），这是判断建立时间是否满足的核心公式。
10. FPGA 的时钟域是什么？跨时钟域处理的常用方法有哪些？
时钟域是指由同一个时钟信号驱动的所有逻辑模块的集合。若两个模块由不同频率、不同相位的时钟驱动，则属于不同时钟域，信号在不同时钟域之间传输，称为'跨时钟域传输'。
跨时钟域处理的核心问题：避免亚稳态（Metastability）——当异步信号（不同时钟域）直接输入触发器时，触发器可能处于不确定状态（既不是 0 也不是 1），导致系统错误。
常用处理方法：
- 两级触发器同步（最常用）：将异步信号通过两个串联的触发器同步到目标时钟域，可大幅降低亚稳态概率（适合单 bit 信号，如复位信号、控制信号）。
- 异步 FIFO（适合多 bit 信号）：利用 FIFO 的读写时钟分离特性，实现多 bit 数据在不同时钟域之间的安全传输，读写时钟可异步，核心是通过格雷码计数器避免读写指针跨时钟域的亚稳态。
- 握手信号同步：通过'请求 - 应答'的握手机制，确保发送端和接收端同步，适合多 bit 信号或突发传输。
- 格雷码转换：将二进制计数器转换为格雷码（相邻数值只有 1bit 变化），再通过两级触发器同步，适合地址信号跨时钟域（如 FIFO 读写指针）。
