FPGA 摄像头采集到 HDMI 显示完整链路实战

DVP 接口时序详解

OV5640 采用 DVP 接口输出图像数据。数据在 PCLK 上升沿有效，HREF 高电平期间为有效行数据。RGB565 格式下，每个像素需占用两个 PCLK 周期，分两次输出 8 位数据。

SCCB 配置协议

SCCB 协议与 I2C 兼容，用于写入摄像头寄存器。

写操作流程：

1. 发送 START 信号
2. 发送设备地址（0x78）
3. 发送寄存器地址（16 位）
4. 发送寄存器数据（8 位）
5. 发送 STOP 信号

初始化配置示例

以 VGA(640×480) 为例，关键寄存器配置如下：

初始化代码框架参考：

// SCCB 写操作
task write_sccb(input [15:0] addr, input [7:0] data);
begin
    sccb_start();
    sccb_write_byte(8'h78); // 设备地址
    sccb_write_byte(addr[15:8]);
    sccb_write_byte(addr[7:0]);
    sccb_write_byte(data);
    sccb_stop();
end
endtask

initial begin
    write_sccb(16'h3008, 8'h82); // 复位
    #100000;
    write_sccb(16'h3103, 8'h02); // 时钟配置
    // ... 更多配置
end

三、图像采集模块设计

DVP 采集模块负责接收并行数据流并进行时序同步。

行列计数器设计

通过 HREF 和 VSYNC 信号追踪当前像素位置。HREF 高电平时行计数递增，下降沿清零；VSYNC 下降沿时列计数清零。

module dvp_capture(
    input clk, input rst_n,
    input vsync, href,
    input [7:0] data,
    output [15:0] pix_data,
    output [11:0] haddr, vaddr,
    output data_vld
);
    reg [11:0] h_cnt, v_cnt;
    reg [7:0] data_r1, data_r2;
    reg href_r, vsync_r;

    always @(posedge clk or negedge rst_n)
        if(!rst_n) {href_r, vsync_r, data_r1, data_r2} <= 0;
        else {href_r, vsync_r, data_r1, data_r2} <= {href, vsync, data, data_r1};

    always @(posedge clk or negedge rst_n)
        if(!rst_n) h_cnt <= 0;
        else if(href_r) h_cnt <= h_cnt + 1;
        else h_cnt <= 0;

    always @(posedge clk or negedge rst_n)
        if(!rst_n) v_cnt <= 0;
        else if({vsync_r, vsync} == 2'b10) v_cnt <= 0;
        else if({href_r, href} == 2'b10) v_cnt <= v_cnt + 1;

    always @(posedge clk or negedge rst_n)
        if(!rst_n) pix_data <= 0;
        else pix_data <= {pix_data[7:0], data_r2};

    assign data_vld = href_r && h_cnt[0];
    assign haddr = h_cnt[11:1];
    assign vaddr = v_cnt;
endmodule

时序同步与稳定性

实际设计中需注意打一拍处理以优化时序，使用边沿检测判断信号跳变。启动初期建议丢弃前 10 帧数据以确保图像稳定。

四、图像处理与缓存管理

由于采集速率与显示速率不匹配，且需支持图像处理，必须引入 SDRAM/DDR3 缓存。

乒乓操作原理

通过双缓冲实现无缝数据流处理。当一帧数据写入缓冲 A 时，另一帧可从缓冲 B 读出，避免读写冲突。

帧缓冲管理

SDRAM 地址空间需合理分配。例如 4MB 空间可划分为多个 640KB 的缓冲区，分别对应不同帧。

module frame_buffer_ctrl(
    input clk, rst_n,
    input vsync, display_vsync,
    output [31:0] write_base_addr, read_base_addr,
    output frame_switch_flag
);
    reg [1:0] write_frame_idx, read_frame_idx;
    reg vsync_r, display_vsync_r;

    always @(posedge clk or negedge rst_n)
        if(!rst_n) write_frame_idx <= 0;
        else if({vsync_r, vsync} == 2'b10) write_frame_idx <= (write_frame_idx + 1) % 3;

    always @(posedge clk or negedge rst_n)
        if(!rst_n) read_frame_idx <= 0;
        else if({display_vsync_r, display_vsync} == 2'b10) read_frame_idx <= (read_frame_idx + 1) % 3;

    assign write_base_addr = write_frame_idx * 32'hA0000;
    assign read_base_addr = read_frame_idx * 32'hA0000;
    assign frame_switch_flag = (write_frame_idx != read_frame_idx);
endmodule

跨时钟域处理

采集、处理、显示可能工作在不同时钟域，建议使用异步 FIFO 自动处理时钟域转换，或使用打拍链同步信号。

五、HDMI 显示输出

HDMI 接口基于 TMDS 编码传输数据，需生成符合标准的 VGA 时序。

VGA 时序生成

以 1080P@60Hz 为例，水平总像素 2200，有效 1920；垂直总行数 1125，有效 1080。需精确计算前廊、同步脉冲和后廊。

module vga_timing(
    input clk, rst_n,
    output hsync, vsync, de,
    output [11:0] haddr, vaddr
);
    parameter H_TOTAL = 2200, H_ACTIVE = 1920;
    parameter V_TOTAL = 1125, V_ACTIVE = 1080;
    reg [11:0] h_cnt, v_cnt;

    always @(posedge clk or negedge rst_n)
        if(!rst_n) h_cnt <= 0;
        else if(h_cnt == H_TOTAL - 1) h_cnt <= 0;
        else h_cnt <= h_cnt + 1;

    always @(posedge clk or negedge rst_n)
        if(!rst_n) v_cnt <= 0;
        else if(h_cnt == H_TOTAL - 1) begin
            if(v_cnt == V_TOTAL - 1) v_cnt <= 0;
            else v_cnt <= v_cnt + 1;
        end

    assign hsync = (h_cnt >= 2008) && (h_cnt < 2052);
    assign vsync = (v_cnt >= 1084) && (v_cnt < 1089);
    assign de = (h_cnt < H_ACTIVE) && (v_cnt < V_ACTIVE);
    assign haddr = h_cnt;
    assign vaddr = v_cnt;
endmodule

调试技巧

常见问题包括无信号输出、花屏或闪烁。排查时可检查时钟是否正常、VGA 时序参数是否匹配显示器规格，以及 RGB 数据格式是否正确。

六、完整实战案例

工程结构应包含 RTL 设计、仿真文件、约束文件及 IP 核。

顶层模块集成

顶层模块连接 DVP 采集、帧缓冲控制、SDRAM 控制器、HDMI 驱动及 SCCB 控制器。

module top(
    input clk_100m, rst_n,
    input [7:0] dvp_data, dvp_pclk, dvp_href, dvp_vsync,
    output hdmi_clk_p, hdmi_clk_n, hdmi_d_p[2:0], hdmi_d_n[2:0],
    inout sccb_sda, sccb_scl
);
    wire pclk, clk_5x;
    // 时钟生成
    clk_pll u_pll(.clk_in(clk_100m), .clk_out1(pclk), .clk_out3(clk_5x));
    
    // 采集模块
    dvp_capture u_capture(.clk(pclk), .rst_n(rst_n), .vsync(dvp_vsync), .href(dvp_href), .data(dvp_data), .pix_data(capture_data), .data_vld(capture_vld));
    
    // 帧缓冲
    frame_buffer_ctrl u_fbuf(.clk(pclk), .rst_n(rst_n), .vsync(dvp_vsync), .display_vsync(display_vsync), .write_base_addr(write_addr), .read_base_addr(read_addr));
    
    // SDRAM 控制器
    sdram_ctrl u_sdram(...);
    
    // HDMI 驱动
    hdmi_driver u_hdmi(.clk(pclk), .clk_5x(clk_5x), .rgb_data(display_data), .hdmi_clk_p(hdmi_clk_p), .hdmi_d_p(hdmi_d_p));
    
    // SCCB 控制器
    sccb_master u_sccb(.clk(clk_100m), .sda(sccb_sda), .scl(sccb_scl));
endmodule

约束配置

引脚约束（pins.xdc）需映射 FPGA 引脚与外部接口，时序约束（timing.xdc）需定义时钟周期及跨时钟域关系。例如设置 100MHz 时钟周期为 10ns，像素时钟为 20ns。

上板验证

烧写比特流后，观察 LED 指示灯状态，连接显示器验证图像输出。若出现异常，可使用逻辑分析仪抓取 DVP 或 HDMI 信号波形辅助定位。

总结

本文详细讲解了 FPGA 摄像头采集到 HDMI 显示的完整链路设计。从 OV5640 的 SCCB 配置与 DVP 采集，到 SDRAM 乒乓缓存管理，再到 HDMI 时序生成与驱动，涵盖了嵌入式视频处理的核心技术点。掌握这些模块的设计方法与调试技巧，有助于构建稳定的实时视频系统。