FPGA HDMI 输出实战：从接口原理到 4K 显示全流程

4K@30Hz 则需将像素时钟提升至 297MHz，行场周期相应翻倍。

三、HDMI 发送器设计

3.1 TMDS 编码器实现

TMDS 编码器是发送器的核心。在 FPGA 中，可以使用 ROM 查找表或组合逻辑实现。

module tmds_encoder (
    input wire clk,
    input wire [7:0] data_in,
    input wire hsync,
    input wire vsync,
    input wire de,
    output reg [9:0] data_out
);
    always @(posedge clk) begin
        if (de) begin
            // 数据编码逻辑
            data_out <= encode_data(data_in);
        end else begin
            // 控制编码逻辑
            data_out <= encode_ctrl({vsync, hsync});
        end
    end
endmodule

注意实际工程中需考虑 DC 平衡位的维护，确保连续传输中 1 和 0 的数量大致相等。

3.2 序列化器与时钟管理

序列化器负责将并行数据转换为高速串行数据。Xilinx FPGA 推荐使用 OSERDES2 原语。

OSERDESE2 #(
    .DATA_WIDTH(10),
    .DATA_RATE_OQ("DDR"),
    .SERDES_MODE("MASTER")
) oserdese2_inst (
    .CLK(clk_10x),      // 10 倍像素时钟
    .CLKDIV(clk_pixel), // 像素时钟
    .D1(data_in[0]),
    // ... 其他数据位
    .OQ(data_out_p),
    .OQB(data_out_n)
);

时钟管理至关重要。通常需要 PLL 生成像素时钟及其倍频时钟（如 5 倍或 10 倍），用于驱动序列化器。

四、FPGA 驱动实现

4.1 时序生成器

时序生成器负责产生 HSYNC、VSYNC 和数据使能 DE 信号。

module video_timing_gen (
    input wire clk,
    input wire rst_n,
    output wire hsync,
    output wire vsync,
    output wire de,
    output wire [11:0] x,
    output wire [11:0] y
);
    localparam H_TOTAL = 2200;
    localparam H_ACTIVE = 1920;
    localparam H_FP = 88;
    localparam H_SYNC = 44;
    localparam V_TOTAL = 1125;
    localparam V_ACTIVE = 1080;
    localparam V_FP = 4;
    localparam V_SYNC = 5;

    reg [11:0] h_cnt, v_cnt;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) h_cnt <= 0;
        else if (h_cnt == H_TOTAL - 1) h_cnt <= 0;
        else h_cnt <= h_cnt + 1;
    end

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) v_cnt <= 0;
        else if (h_cnt == H_TOTAL - 1) begin
            if (v_cnt == V_TOTAL - 1) v_cnt <= 0;
            else v_cnt <= v_cnt + 1;
        end
    end

    assign hsync = (h_cnt >= H_ACTIVE + H_FP) && (h_cnt < H_ACTIVE + H_FP + H_SYNC) ? 1'b0 : 1'b1;
    assign vsync = (v_cnt >= V_ACTIVE + V_FP) && (v_cnt < V_ACTIVE + V_FP + V_SYNC) ? 1'b0 : 1'b1;
    assign de = (h_cnt < H_ACTIVE) && (v_cnt < V_ACTIVE);
    assign x = h_cnt;
    assign y = v_cnt;
endmodule

4.2 顶层集成

在顶层模块中，需协调视频源、时序生成、TMDS 编码、序列化及 EDID 读取。EDID 通过 I2C 接口读取显示器信息，FPGA 需作为 I2C 从机提供支持的分辨率列表。

五、工程化实战案例

5.1 仿真验证

上板前必须进行充分的仿真。测试台应模拟真实的视频输入信号，并监测关键波形。

module tb_hdmi_top;
    reg clk_100m; reg rst_n;
    // ... 信号定义 ...
    
    initial begin
        clk_100m = 0; forever #5 clk_100m = ~clk_100m;
        rst_n = 0; #100 rst_n = 1;
        // 等待 PLL 锁定后开始生成视频
        wait(debug_clk_locked); generate_frame(); $finish;
    end
endmodule

重点检查 PLL 锁定状态、时序信号宽度及 TMDS 编码正确性。

5.2 上板调试

1. 硬件检查：确认 HDMI 连接器焊接质量，差分线阻抗匹配（100Ω），I2C 上拉电阻正常。
2. 时钟验证：使用示波器测量像素时钟频率（1080p 应为 148.5MHz）及抖动。
3. ILA 监测：利用集成逻辑分析仪抓取 HSYNC、VSYNC、DE 及 RGB 数据对齐情况。
4. 信号质量：测量 HDMI 差分幅度（400-600mV）及共模电压（1.2V）。

5.3 时序约束

正确的 XDC 约束文件是稳定运行的保障。

create_clock -period 6.734 -name clk_pixel [get_ports clk_pixel]
set_output_delay -clock clk_pixel_5x_pll -min -1 [get_ports hdmi_d_p]
set_property DIFF_TERM TRUE [get_ports hdmi_d_p]

需注意时钟不确定性设置及差分对约束。

六、常见问题与优化

6.1 显示异常排查

• 无信号：检查 PLL 是否锁定，EDID 通信是否正常，I2C 上拉电阻。
• 闪烁：通常由时序参数错误或时钟抖动过大引起，需调整约束或检查 PCB 布线。
• 颜色错误：检查 RGB 通道连接顺序是否与 TMDS 编码对应。
• 条纹/噪点：多为信号完整性问题，检查阻抗匹配及串扰控制。

6.2 性能优化建议

• 时钟：优先使用 MMCM 以获得更低的相位噪声。
• 序列化：使用 OSERDES2 支持更高数据速率。
• PCB 设计：差分对长度匹配误差控制在 5mil 以内，避免跨分割平面。
• 功耗：在不使用时关闭 HDMI 时钟门控。

总结

FPGA 实现 HDMI 输出涉及协议理解、时序设计、硬件调试等多个环节。从 1080p 起步，逐步扩展到 4K，关键在于扎实的时序基础和严谨的信号完整性设计。建议在实际项目中预留调试接口，充分利用仿真工具与 ILA 进行问题定位。