FPGA 实现 HDMI 输出：从接口原理到 4K 显示实战

1.2 HDMI 版本演进

1.2.1 HDMI 1.4 特性

支持的分辨率包括 1080p@60Hz、4K@30Hz 等。关键特性包括支持 3D 视频传输、以太网通道（HEC）、音频回传（ARC）。

1.2.2 HDMI 2.0 特性

带宽翻倍至 18Gbps，支持更高的色深（12bit）和刷新率，如 4K@60Hz。

1.2.3 HDMI 2.1 特性

带宽大幅提升至 48Gbps，支持 8K@60Hz、可变刷新率（VRR）及自适应同步。

1.3 HDMI 信号特性

1.3.1 TMDS 信号特性

TMDS（Transition Minimized Differential Signaling）是 HDMI 的核心编码方式。

TMDS 信号特点：

• 差分信号：使用正负两条线传输
• 高速传输：HDMI 1.4 为 3.4GHz，HDMI 2.0 为 6GHz
• 低 EMI：差分信号减少电磁干扰
• 抗干扰能力强

TMDS 通道组成：

HDMI 输出 = 3 个数据通道 + 1 个时钟通道 = RGB 三色 + 像素时钟 

1.3.2 信号电平标准

LVDS（Low Voltage Differential Signaling）标准典型值：

• 差分电压：350mV
• 共模电压：1.2V
• 阻抗：100Ω（差分）

FPGA LVDS 输出配置示例（Xilinx 7 系列）：

set_property IOSTANDARD LVDS_25 [get_ports hdmi_clk_p]
set_property IOSTANDARD LVDS_25 [get_ports hdmi_clk_n]
set_property IOSTANDARD LVDS_25 [get_ports hdmi_d0_p]
set_property IOSTANDARD LVDS_25 [get_ports hdmi_d0_n]

1.4 FPGA 实现方案

1.4.1 方案对比

1.4.2 纯 FPGA 实现流程

输入视频数据 → 时序生成器（行列计数） → TMDS 编码器（8b/10b 编码） → 序列化器（并转串） → LVDS 驱动器 → HDMI 接口 

二、HDMI 时序详解

2.1 TMDS 编码原理

2.1.1 8b/10b 编码

TMDS 使用 8b/10b 编码，将 8 位数据编码为 10 位传输数据。

编码目的：

• 减少直流分量（DC 平衡）
• 限制连续相同位数（RLL 约束）
• 便于时钟恢复
• 提高信号完整性

编码表示例：

输入：00000000 → 输出：1011001100 (或反相)
输入：11111111 → 输出：0100110011 (或反相)

2.1.2 DC 平衡

8b/10b 编码确保输出数据的 DC 平衡，即 1 和 0 的个数大致相等。这有助于减少 AC 耦合电容的尺寸，降低 EMI。

2.1.3 TMDS 编码器实现

简化的 TMDS 编码器框架如下：

module tmds_encoder (
    input wire [7:0] data_in,
    input wire ctrl_in, // 控制信号
    output wire [9:0] data_out
);
    // 8b/10b 编码逻辑
endmodule

2.2 视频时序标准

2.2.1 1080p@60Hz 时序

分辨率参数：

• 有效像素：1920×1080
• 像素时钟：148.5MHz
• 帧率：60Hz

行时序参数：

总像素数 = 2200
├─ 有效像素：1920
├─ 前廊（Front Porch）：88
├─ 同步脉冲（Sync）：44
└─ 后廊（Back Porch）：148

场时序参数：

总行数 = 1125
├─ 有效行：1080
├─ 前廊：4
├─ 同步脉冲：5
└─ 后廊：36

2.2.2 4K@30Hz 时序

分辨率参数：

• 有效像素：3840×2160
• 像素时钟：297MHz
• 帧率：30Hz

行时序参数：

总像素数 = 4400
├─ 有效像素：3840
├─ 前廊：176
├─ 同步脉冲：88
└─ 后廊：296

2.2.3 常用分辨率速查表

2.3 音频传输

HDMI 音频通过音频信息帧（Audio InfoFrame）传输。支持的格式包括 PCM、AC-3、DTS 等。采样率支持 32kHz 至 192kHz。

2.4 HDCP 保护

HDCP（High-bandwidth Digital Content Protection）是内容保护机制。大多数 FPGA 应用不需要完整 HDCP，可以通过 EDID 标记不支持或在握手阶段返回不支持信息来简化实现。

三、HDMI 发送器设计

3.1 TMDS 编码器

3.1.1 编码器原理

TMDS 编码器负责将 8 位 RGB 数据编码为 10 位 TMDS 数据。

编码流程：

8 位输入 → 8b/10b 编码 → 10 位输出 → 序列化 → LVDS 驱动 

3.1.2 编码表结构

TMDS 编码使用两个编码表：

• 数据编码表：用于编码 RGB 数据
• 控制编码表：用于编码同步信号和控制信息

控制编码表示例：

HSYNC=0, VSYNC=0 → 10'b1101010100
HSYNC=1, VSYNC=0 → 10'b0010101011
HSYNC=0, VSYNC=1 → 10'b0101010100
HSYNC=1, VSYNC=1 → 10'b1010101011

3.1.3 FPGA 实现框架

module tmds_encoder (
    input wire clk,
    input wire [7:0] data_in,
    input wire hsync,
    input wire vsync,
    input wire de, // 数据使能
    output reg [9:0] data_out
);
    always @(posedge clk) begin
        if (de) begin
            // 数据编码
            data_out <= encode_data(data_in);
        end else begin
            // 控制编码
            data_out <= encode_ctrl({vsync, hsync});
        end
    end
endmodule

3.2 序列化器

3.2.1 序列化原理

序列化器将 10 位并行数据转换为高速串行数据。

关键参数：

• 输入时钟：像素时钟（148.5MHz@1080p）
• 输出时钟：像素时钟×10（1.485GHz@1080p）

3.2.2 FPGA 中的序列化实现

推荐使用 Xilinx FPGA 提供的 OSERDES2 原语：

OSERDESE2 #(
    .DATA_WIDTH(10),
    .DATA_RATE_OQ("DDR"),
    .SERDES_MODE("MASTER")
) oserdese2_inst (
    .CLK(clk_10x), // 10 倍像素时钟
    .CLKDIV(clk_pixel), // 像素时钟
    .D1(data_in[0]),
    .D2(data_in[1]),
    // ... 更多数据输入
    .OQ(data_out_p),
    .OQB(data_out_n)
);

3.3 时钟管理

HDMI 发送器需要多个时钟。通常使用 PLL/MMCM 生成像素时钟和高速时钟。

PLL 配置示例：

输入：148.5MHz
输出 1：148.5MHz（1 倍）
输出 2：1.485GHz（10 倍）

3.4 信号完整性

3.4.1 阻抗匹配

HDMI 使用 100Ω 差分阻抗。PCB 设计要求差分线对阻抗 100Ω±10%，等长设计长度差<5mm。

3.4.2 串扰与反射控制

增加线间距离，使用地线隔离，避免过孔聚集。精确的阻抗控制和终端电阻可减少反射。

四、FPGA 驱动实现

4.1 1080p@60Hz 实现

4.1.1 时序生成器

module video_timing_gen (
    input wire clk, // 148.5MHz
    input wire rst_n,
    output wire hsync,
    output wire vsync,
    output wire de, // 数据使能
    output wire [11:0] x, // 水平坐标
    output wire [11:0] y // 竖直坐标
);
    localparam H_TOTAL = 2200;
    localparam H_ACTIVE = 1920;
    localparam H_FP = 88;
    localparam H_SYNC = 44;
    localparam V_TOTAL = 1125;
    localparam V_ACTIVE = 1080;
    localparam V_FP = 4;
    localparam V_SYNC = 5;

    reg [11:0] h_cnt, v_cnt;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) h_cnt <= 0;
        else if (h_cnt == H_TOTAL - 1) h_cnt <= 0;
        else h_cnt <= h_cnt + 1;
    end

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) v_cnt <= 0;
        else if (h_cnt == H_TOTAL - 1) begin
            if (v_cnt == V_TOTAL - 1) v_cnt <= 0;
            else v_cnt <= v_cnt + 1;
        end
    end

    assign hsync = (h_cnt >= H_ACTIVE + H_FP) && (h_cnt < H_ACTIVE + H_FP + H_SYNC) ? 1'b0 : 1'b1;
    assign vsync = (v_cnt >= V_ACTIVE + V_FP) && (v_cnt < V_ACTIVE + V_FP + V_SYNC) ? 1'b0 : 1'b1;
    assign de = (h_cnt < H_ACTIVE) && (v_cnt < V_ACTIVE);
    assign x = h_cnt;
    assign y = v_cnt;
endmodule

4.1.2 完整 HDMI 发送器

整合时序生成、TMDS 编码和序列化模块。

4.2 4K@30Hz 实现

主要区别在于像素时钟提升至 297MHz，时序参数相应调整。例如总像素数变为 4400，有效像素 3840。

4.3 音频集成

HDMI 音频通过音频样本包传输。需生成包含包头、校验和、音频数据的完整包。

4.4 EDID 处理

EDID（Extended Display Identification Data）存储显示器身份信息。可通过 ROM 实现固定 EDID 数据，或通过 I2C 从机动态读取。

五、工程化实战案例

5.1 完整工程架构

实际 FPGA 项目中，HDMI 输出模块需与其他功能模块协调。建议采用模块化设计：

hdmi_project/
├── rtl/
│   ├── hdmi_top.v
│   ├── video_timing_gen.v
│   ├── tmds_encoder.v
│   └── serializer.v
├── sim/
│   └── tb_hdmi_top.v
└── xdc/
    └── hdmi_pins.xdc

顶层模块应包含时钟生成、时序控制、编码及序列化逻辑。

5.2 仿真验证

上板前进行充分仿真至关重要。测试台需模拟视频输入，监测 PLL 锁定状态及时序信号。

仿真运行脚本（Vivado Simulator）：

vlib work
vlog -sv rtl/hdmi_top.v
vsim -t 1ps tb_hdmi_top
run -all

重点检查 PLL 锁定、时序参数及 TMDS 编码正确性。

5.3 上板调试

仿真通过后，需在硬件上调试。

调试步骤：

1. 验证时钟生成：使用示波器测量像素时钟频率（1080p@60Hz 应为 148.5MHz）。
2. 验证视频时序：使用ILA（集成逻辑分析仪）监测 HSYNC、VSYNC、DE 信号。
3. 验证 HDMI 输出：测量差分幅度（400-600mV）及共模电压（1.2V）。
4. 显示器连接测试：观察显示效果，排查无信号、闪烁等问题。

常见调试问题：

5.4 时序约束

正确的时序约束是 HDMI 输出稳定工作的保证。

时序约束文件（xdc）：

create_clock -period 6.734 -name clk_pixel [get_ports clk_pixel]
set_output_delay -clock clk_pixel_5x_pll -min -1 [get_ports hdmi_d_p]
set_property DIFF_TERM TRUE [get_ports hdmi_d_p]

注意设置时钟不确定性及差分对约束。

六、常见问题与调试技巧

6.1 显示异常排查

问题 1：显示器无信号

检查硬件连接、FPGA 工作状态（PLL 锁定）、EDID 通信及 HDMI 信号质量。

问题 2：显示闪烁或不稳定

可能原因包括时序参数错误、时钟抖动过大或 TMDS 编码错误。建议使用 ILA 监测内部信号。

问题 3：显示颜色错误

检查 RGB 通道连接顺序及 TMDS 编码器输入数据。

6.2 时序调试方法

使用 ILA 实时监测 HSYNC、VSYNC、DE 信号。验证脉宽是否符合标准（如 1080p 下 HSYNC 脉宽应为 44 个像素时钟周期）。使用示波器进行眼图分析，确保眼睛开口度>200mV。

6.3 性能优化建议

1. 时钟优化：使用 MMCM 代替 PLL 以获得更低相位噪声。
2. 序列化器优化：使用 OSERDES2 支持更高速率。
3. 信号完整性优化：严格控制 PCB 阻抗，避免跨分割布线。
4. 可靠性优化：添加看门狗定时器监测系统状态。

总结

本文从基础概念到工程实战，系统介绍了 FPGA 实现 HDMI 输出的完整方案。

核心知识体系：

• 理论基础：HDMI 协议版本演进、TMDS 编码原理、LVDS 信号特性。
• 硬件设计：TMDS 编码器、序列化器、时钟管理及信号完整性处理。
• 工程实现：模块化架构、仿真验证、上板调试以及时序约束配置。
• 问题解决：显示异常排查、时序调试技巧及性能优化方案。

最佳实践总结：

1. 设计阶段：使用模块化设计，预留充足调试接口。
2. 仿真阶段：编写完整测试台，验证所有时序参数。
3. 上板阶段：逐步验证（时钟 → 时序 → 信号 → 显示），使用 ILA 实时监测。
4. 优化阶段：进行眼图分析，优化时序约束，改进 PCB 设计。

参考资料

• HDMI 官方规范
• Xilinx HDMI IP 用户指南
• Intel FPGA 视频处理套件