在上一篇文章中，主播利用炒菜的比喻帮大家介绍了LED工程的建立，所以在读这一篇文章前，大家可以简要回顾以下LED工程的建立流程。本篇内容，主播主要向大家介绍数据选择器工程的实现方法。
在开始之前，我们先来了解一下数据选择器是什么：所谓数据选择器，就是从多个输入的逻辑信号中选择一个逻辑信号输出，实现数据选择功能的逻辑电路就是数据选择器。我们用来打个比方，现在我们手中有两张电影票A和B,但这时我们是不知道到底哪张电影票是允许我们进入电影院的，这时候我们就要去问检票员，检票员说A，那就可以进；否则，B就可以进。通过这个比喻，我们就能理解数据选择器的大体思路了：这里的电影票A与B就相当于输入信号in1与in2，检票员就相当于数据选择信号sel（英文select），电影院就相当于输出信号out，注意这里的输出信号out只有一个。因此，我们就可以在Visio中设计出2-1数据选择器：
同样，我们给出2-1数据选择器的真值表：
我们来分析以下这个真值表：当选择信号sel为0时，对应输入信号in1的通道开启，此时，无论输入信号in2怎么取值，输出信号out永远与输入信号in1相同。那反过来讲,选择信号sel为1时，对应输入信号in2的通道开启，此时，无论输入信号in1怎么取值，输出信号out永远与输入信号in2相同。
接下来，我们新建工程，具体的步骤在上一章有讲，这里我们就不说了。我们来看看用Verilog语言怎么实现2-1数据选择器：
我们来分析一下这段代码的语法，in1、in2、sel信号前面都有加'wire'，而out前面却加了'reg'，那么wire和reg到底是什么，他们起什么作用呢？这里主播查阅了锆石科技的《HELLO FPGA》文档：reg和wire都是数据类型，其中reg是寄存器类型，wire是连线型类型。这里主播再打个比方，wire相当于导线，他只能传递信号，但不能记住信号，所以输入信号要使用wire类型；而reg相当于寄存器，他能够记住输入信号，而在always@(*)模块中，我们的输出信号out要持续循环'sel =1 →out = in2，sel =0 →out = in1'这个逻辑进程，所以输出信号就要使用reg寄存器类型，他不断记住输入信号，又根据逻辑进程不断输出信号。
解释完了代码，我们就来打开RTL视图，验证电路的正确性：
可以看出，RTL视图和我们在Visio中的设计完全一样。接着我们再来仿真，具体的仿真步骤主播就不说了，这里直接放波形图进行分析；
我们取第一组红线内的波形图：
在这组红线内的波形图中，sel信号恒为0，无论in2信号怎么变（输入信号in2从1-0-1），输出信号out波形图是不是恒等于输入信号in1。
再取第二组分析：
