FPGA 入门实战：基于 Quartus 点亮 LED 灯

• 绑定源文件：确保代码文件被添加到工程中，否则软件无法读取。
• 选择器件：这是最容易出错的地方。需严格对应开发板上的芯片型号。

以 EP4CE10E22C8N 为例拆解：

• EP4CE：Cyclone IV E 系列；
• 10：10k 逻辑单元；
• E：EQFP 封装（QFP 大类）；
• 22：144 个引脚；
• C：工作温度 0-85°；
• 8：速度等级；
• N：无铅工艺。

器件配置必须与 CPU 严格对应，否则会影响后续编译结果。

3. 编写代码

在 rtl 文件夹下新建 led.v 文件。虽然 Quartus 有内置编辑器，但习惯用 Notepad++ 或 VS Code 编写会更灵活。

核心逻辑是用 Verilog 描述按键状态与 LED 输出的关系。以下是一个基础示例：

module led_ctrl (
    input wire key_in,      // 按键输入
    output reg led_out      // LED 输出
);

always @(key_in) begin
    if (key_in)
        led_out <= 1'b1;  // 按键按下，灯亮
    else
        led_out <= 1'b0;  // 按键松开，灯灭
end

endmodule

写完后记得回到 Quartus 工程设置中添加该源文件，这样工具链才能识别并处理。

4. 编译与仿真

点击任务栏中的 Compile Design 进行编译。这一步包含语法检查、布局布线及时序分析。

查看 RTL Viewer，确认生成的电路图是否符合预期。虽然视图正确不代表逻辑无误，因此仍需运行仿真。

仿真能验证输入输出时序。对比之前绘制的波形图，如果一致，说明逻辑通过了验证。

关于网表概念：它是代码翻译成 FPGA 可识别的硬件电路的中间格式，Verilog 是其语言基础，时间单位则决定仿真精度。

5. 引脚分配

最后一步是将逻辑信号绑定到具体物理引脚。参考原理图，EP4CE10E22C8N 芯片将 key_in 和 led_out 分配在 IOBANK_3。

约束配置示例：

• key_in <Input> @ IOBANK_3
• led_out <Output> @ IOBANK_3

注意：引脚分配务必依据手册或原理图，错误的配置可能导致工程失败甚至损坏芯片。后续下载烧录步骤可参照官方文档完成。