工程准备
首先建立一个名为 led 的工程文件夹，文件夹下包含 doc、quartus_prj、rtl、sim 四个子文件夹。
各文件夹功能如下：
- doc：存放文档资料、数据手册、波形图等档案；
- quartus_prj：存放 Quartus II 软件新建的工程文件；
- rtl：存放生成硬件电路的 Verilog 代码；
- sim：存放对硬件电路代码的仿真文件。
这四个文件夹通过路径关联和文件引用，形成完整的 FPGA 开发闭环。quartus_prj 作为工程中枢，访问 doc 读取说明，获取 rtl 硬件代码，并调用 sim 进行仿真验证。
设计流程
FPGA 项目开发通常遵循以下标准流程：
- 阅读手册与原理图：明确功能需求，确认硬件接口。
- 新建工程与选型：创建工程，选择对应的 FPGA 芯片型号。
- 代码编写：使用 Verilog 代码实现电路逻辑。
- 编译与仿真：检查语法错误，运行仿真测试逻辑正确性。
- 引脚分配：将逻辑信号映射到具体的物理引脚。
工程实现
1. 原理图分析
打开开发板原理图，定位'按键'和'LED'模块。以 KEY1 与 LED1 为例：
当 SW2 按键松开时，KEY1 被拉低到 GND，key_in 为 0，led_out 为 0，LED 不亮； 当 SW2 按键按下时，KEY1 被拉高到 3V3，key_in 为 1，led_out 为 1，LED 亮。
根据上述逻辑绘制功能框图和波形图，并保存至 doc 文件夹。
2. 新建工程
在 Quartus 中新建工程，放置于 quartus_prj 文件夹中。
器件选择说明：
- Family：器件族，如 Cyclone IV E 系列。
- Package：封装类型，如 QFP。
- Pin Count：引脚数量。
- Speed Grade：速度等级。
配置需与芯片型号严格对应，否则影响编译结果。
3. 代码编写
在 rtl 文件夹下新建 led.v 文件，使用文本编辑器编写 Verilog 代码。完成后需在 Quartus 工程中添加该源文件。
