一、PS 侧电源设计
PS 侧电源是 Zynq 处理器稳定运行的基础，主要包含内核、辅助及 I/O 供电。
VCCPINT
这是 PS 内部逻辑（内核）的电源电压，最大不超过 1.1V。一般设计采用 1.0V，容差要求为±3%。该电源网络通常命名为 VCCPINT_1V0。去耦电容配置上，至少保证 100uF、4.7uF、0.47uF 各一个，其余每个电源管脚视 PCB 面积保证至少有 1 个 4.7uF 或 0.47uF 电容。特别注意，上电爬升时间需控制在 0.2ms 至 50ms 之间。
VCCPAUX
作为 PS 辅助电源，最大不超过 2.0V，通常设计为 1.8V，容差±5%。
VCCPLL
PLL 内部时钟供电电源，同样最大不超过 2.0V，通常采用 1.8V，容差±5%。为了消除电源链路的 RF 噪声，建议串联磁珠。电容配置与 VCCPINT 类似，至少保证 100uF、4.7uF、0.47uF 各一个。在实际工程中，VCCPAUX 和 VCCPLL 常共用一路 1.8V 电源（命名为 VCCPAUX_1V8），并在该网络与 VCCPLL 管脚间串接磁珠以滤除干扰。
PS_VCCO (含 VCCO_MIO)
PS VCCO 包括 DDR 和 MIO I/O 电源，电压需根据外设选择。例如连接 DDR3 时可使用 1.5V，容差±3%。
PS 侧典型上电顺序： VCCPINT_1V0 → VCCPAUX_1V8 → VCCO_1V5。
二、PL 侧电源设计
PL 侧即 FPGA 逻辑部分，供电需求更为复杂。
VCCINT
用于 FPGA 内核运行，要求 1.0V±3%，网络名 VCCINT_1V0。由于电流较大，在靠近电源芯片侧需放置大容量储能电容（如 2 个 680uF 或 4 个 330uF，注意低气压环境禁用钽电容）。每个管脚仍需保证去耦电容。上电爬升时间同样要求 0.2ms-50ms。
