一、SRAM IP 生成与配置
1.1 RAM IP 创建方法
- 新建工程：打开 Vivado，创建一个新的工程项目。
- 打开 IP Catalog：在 Vivado 主界面中，单击 IP Catalog。
- 搜索 RAM：在右侧窗口的 Search 框中输入
ram，会出现相关 IP 条目。 - RAM IP 类型：在 Memories & Storage Elements 分类下，可以看到两种主要的 RAM 创建入口：
- Distributed Memory Generator
- Block Memory Generator
- 主要差别：
- Distributed Memory Generator：生成的 RAM/ROM 核心占用 FPGA 的 LUT（查找表） 资源。查找表本质上是一种小型 RAM，因此这种方式适合对存储容量要求不大但需要快速访问的场景。
- Block Memory Generator：生成的 RAM/ROM 核心占用 FPGA 的 Block Memory（嵌入式硬件 RAM） 资源。适合需要较大容量存储、节省 LUT 资源的应用。
选择 Block Memory Generator 双击鼠标进入到 RAM IP 配置界面。
1.2 Xilinx RAM IP 配置选择说明
- 常规接口（Native）：原生端口，直接控制信号。
- AXI 接口：用于与 AXI 总线系统集成。
全局 summary，点击 OK
初始化设置 RAM IP 的初始化配置用于在 FPGA 上电或复位时为存储单元设置初始值，可以选择默认填充（如全 0 或全 1），也可以通过加载初始化文件（如 .mem 或 .coe 文件）写入自定义数据。初始化可以在生成时包含初始内容，也可以通过逻辑模块在系统上电后写入，Vivado 常通过 COE 文件指定每个地址的初始数据。同时，可以配置是否在初始化时对输出端口进行寄存，以保证上电或复位期间读出的数据符合预期。这种初始化常用于存放查找表数据、系统默认值或测试仿真阶段的初始化数据。
端口 B 输出寄存器配置：端口 B 的输出寄存器配置主要用于控制读出数据是否经过寄存器缓存，以改善时序性能或满足设计需求。在简单双端口 RAM 中，虽然端口 B 只能进行读操作，但仍可以配置其输出寄存器，通常可以选择 无寄存器（直接输出）或 （输出数据经过寄存器打一拍），这样可以根据系统时序要求优化读数据的稳定性和延迟。在真双端口 RAM 中，同样可以独立配置端口 B 的输出寄存器，实现更灵活的时序控制。
