工具篇-如何在Github Copilot中使用MCP服务?

工具篇-如何在Github Copilot中使用MCP服务?

Model Context Protocol (MCP) 是由 Anthropic 公司于 2024 年 11 月推出的一种开放协议标准,目的在于标准化 LLM 与外部数据源、工具及服务之间的交互方式。MCP 被广泛类比为“AI 领域的 USB-C 接口”。

一、vscode的安装

下载vscodeVisual Studio Code - Code Editing. Redefined安装完成打开

选择copilot,这个是AI助手,帮助你编程 
然后注册登录,可以使用GitHub的账号登录,很多工具都可以通过GitHub帐号登录,所以注册一个GitHub帐号是很有必要的。

二、使用MCP

2.1 准备好MCP

先按这篇文章准备好高德地图的MCP:工具篇-Cherry Studio之MCP使用-ZEEKLOG博客

2.2 在Github Copilot中配置 MCP服务 

第一步,Preferences => Settings => 搜索 mcp

把高德的MCP添加进去,其他的MCP类似:

当我在聊天框里启动服务的时候发现mcp-server-time无法启动,于是我就把它删除了,变成这个样子:

三、使用MCP

我们给它一个任务:帮我用MCP,规划一个深圳一日游的路线
开始工作了,可以看到它去调用了我们刚刚添加的MCP,Continue,继续

 

可以看到调用了很多MCP的工具

 

最终给出的结果如下,你们看效果如何:

根据获取的信息,我为您规划了一个合理的深圳一日游路线: 上午 9:00-12:00:深圳世界之窗 地址:南山区深南大道9037号 世界之窗是一个缩小版的世界知名建筑和景点的主题公园,可以在这里看到埃菲尔铁塔、泰姬陵等世界著名景观的微缩版本。 中午 12:00-16:00:深圳欢乐谷 位置:距离世界之窗约1.4公里 交通:可以乘坐M486路公交车(约10分钟) 深圳欢乐谷是一个现代化的主题公园,有刺激的过山车等游乐设施。 傍晚 16:00-晚上:深圳湾公园 位置:从欢乐谷到深圳湾公园约4.7公里 交通建议: 乘坐地铁2号线到科苑站 换乘地铁13号线到后海站 步行约15分钟到达深圳湾公园 深圳湾公园是欣赏日落的绝佳地点,可以看到深圳湾大桥和香港的景色。 交通建议: 全程建议使用深圳通交通卡,可以乘坐地铁和公交 各景点之间有便利的公交和地铁连接 如果觉得疲惫,也可以选择打车 时间安排提示: 建议早上9点开始行程 在世界之窗游玩约3小时 欢乐谷游玩约4小时 深圳湾公园可以选择在傍晚时分到达,欣赏日落景色 其他建议: 建议携带充足的水和零食 准备防晒用品和舒适的步行鞋 记得带上相机记录精彩时刻 建议提前查看天气预报,选择天气较好的日子出行 需要了解具体某个景点的更多信息或详细路线指引,我可以为您进一步查询。

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可参考GZH:小蘇的FPGA         FPGA光通信的开发过程中,最简便的方式为Aurora 64B66B,开发人员无需关注2bit同步头,加解扰等过程,开放给开发人员的主要是AXI-Stream用户数据接口。         Aurora是一款可扩展的轻量级、高数据速率链路层高速串行通信协议,支持全双工或单工,支持64B/66B,8B/10B编码。 一、Aurora 64B/66B使用介绍         该核的使用架构主要如下:借助xilinx 核,开发人员可根据用户接口实现多通道间的光通信。最大支持16lane。 1.1 、IP核的介绍         参考PG074, 该核的内部结构如下:         其中,Lane logic:每个GT收发器由一个lane逻辑模块实例驱动,初始化每个收发器,处理控制字符的编解码,并执行错误检测。         Global logic: 全局逻辑模块执行通道绑定以进行通道初始化。在运行过程中,该通道跟踪Aurora 64B/66B协议定义的Not Ready空闲字符,并监控所有通道逻辑模块的错误。

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目录 * 前言 * 1. 准备 * 1.1 下载 PX4 源码 * 方式一: * 方式二: * 1.2 安装仿真依赖 * 1.3 安装 Gazebo * 2. 安装 Micro XRCE-DDS Agent * 3. 编译 PX4 * 4. 通信测试 * 5. 官方 offboard 程序 * 6. offboard 测试 * 参考 前言 本教程基于 ROS2 ,在搭建之前,需要把 ROS2、QGC 等基础环境安装配置完成。但是这块的资料相比较于 ROS1 下的少很多,不利于快速上手和后期开发,小白慎选! 小白必看:

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Vivado实战进阶:如何优雅地构建FPGA多模块顶层架构 你有没有遇到过这样的场景?项目做到一半,突然要加一个SPI接口,结果发现顶层信号乱成一团,改一处连带七八个模块报错;或者同事提交的代码里,实例名全是 inst1 , inst2 ,看一眼就想关掉编辑器。更别提综合后时序违例满天飞,查来查去才发现是某个子模块没接同步复位。 这背后的问题,往往不是逻辑写错了,而是 顶层设计出了问题 。 在FPGA开发中,随着系统复杂度上升——从简单的LED闪烁,到集成UART、DMA、状态机甚至软核处理器——单一模块早已无法承载整个设计。这时候, 顶层模块(Top-Level Module)就不再是“最后一步”,而是决定整个工程成败的关键枢纽 。 尤其是在使用Xilinx Vivado这套主流工具链时,能否合理组织多模块结构,直接决定了项目的可读性、可维护性和后期调试效率。本文不讲基础语法,也不堆砌术语,而是带你从 真实工程视角出发 ,一步步拆解如何在Vivado中构建清晰、稳定、易扩展的顶层架构。 为什么说“顶层”远不止是个连接器? 很多人对顶层模块的理解停留在“把各个模块连起来就