JESD204B 链路建立与 Xilinx IP 仿真记录

三、链路层同步机制建立

JESD204B 的物理层部分主要由高速串行收发器承担，这一块相对通用，真正容易出问题的是链路建立。下面以 Subclass 1 为例，链路通常分成三个阶段。

1. SYSREF 阶段

这一阶段可以理解成'对表'。外部时钟源同时给 ADC 和 FPGA 提供 Device Clock 和 SYSREF，Device Clock 再分频得到 Frame Clk 和 LMFC。SYSREF 的捕获方式常见有两种：

• One-Shot 模式：只捕获一次 SYSREF，适合环境比较稳定、链路不会频繁改动的场景，配置简单。
• Continuous 模式：SYSREF 按固定频率持续送入，器件每次都可以重新校准 LMFC，相对更稳，代价是系统配合要更细。

这里最容易踩坑的地方其实不是协议本身，而是 SYSREF 和 Device Clock 的相位关系。建立时间和保持时间一旦不满足，后面的同步看起来都'像是差一点'。

2. 组码同步阶段（Code Group Synchronization, CGS）

Subclass 1 里，TX 会先发送 K28.5。RX 连续收到规定数量的 K 码后，通常会把 sync 拉高，表示自己准备进入下一步。Xilinx IP 的仿真里一般能看到识别到 20 个 K 码后进入这个状态。RX 这边一旦确认无误，就等 TX 在下一个 LMFC 边界切到 ILAS。

3. 初始通道对齐阶段（Initial Lane Alignment Sequence, ILAS）

ILAS 的重点不是'发数据'，而是把通道对齐和链路参数确认做完。标准里会发送 4 个多帧序列，多帧以 K28.0 开头，D 数据按递增规则组织，A 作为多帧结束标志。第二个多帧前 14 个 C 字段包含配置信息。

多通道情况下，各 lane 的物理时延不一样，接收端检测到 /R/（K28.0）后，会把后续数据先塞进对齐 Buffer。等下一个 LMFC 到来，而且所有通道的 Buffer 都准备好，再统一输出。这个设计不算优雅，但很好用，尤其在板级时延不完全一致的时候。

确定性延迟 指的是 TX 并行帧数据输入到 RX 并行帧数据输出之间的时间差。它不是一个单一固定值，而是固定延迟和可变延迟的组合；后者通常来自数字处理块内部的时钟域相位关系。

整个流程在时序上大致就是这几步，图里可以看得更直观。

四、Xilinx IP 配置与仿真

1. IP 设置

Xilinx 提供的 JESD204 IP 已经把链路层大部分工作包进去了，实际工程里经常和 JESD204_PHY IP 一起用。UltraScale 系列也可以直接考虑 JESD204C，具体看项目需求。

常见配置项包括：

• 方向：发送端或接收端。
• 通道数：按硬件连接来定，别想当然。
• Pattern Generators：用于测试的序列生成，比如修改的随机模式（RPAT）或加扰抖动模式（JSPAT）。标准要求 TX 能发连续 /K28.7/、连续 /K28.5/ 以及重复的 ILAS 序列。
• AXI-LITE 时钟：配置通道和寄存器时要用。
• SYSREF 边沿类型：上升沿或下降沿。

共享逻辑里还会涉及 SYSREF 模式、数据加扰、每帧字节数、每多帧帧数，以及是否需要再次 SYSREF。这些参数默认都在寄存器里，可以通过 AXI4-Lite 覆盖。只要外面挂了 AXI4-Lite 主机，状态和配置都能读写，调试会顺手很多。

2. IP 仿真

生成 IP 后，进入 Example Design，示例工程里已经把基本框架搭好了。发端和收端的仿真结构差不多，区别主要在数据流向和检查点。

发端 Testbench 解析

在 demo_tb 里，通常会先做这些初始化：

• LANE 数量和对齐 Buffer 参数初始化：设置通道数和缓冲深度。
• ILAS 阶段配置参数初始化：按手册把各字段填好。
• K 码定义：比如 K28.0、K28.5 等控制字符。
• 时钟定义：包括 GTXE2 BUF 时钟、DRP 时钟、AXI-LITE 配置时钟。
• SYSREF 产生：模拟外部时钟源。
• 8B/10B 解码模块：解码高速串行数据，识别 K 码后拉高 is_k，供组码同步和通道对齐使用。
• 逗号对齐模块：监测串行数据中的逗号字符，判断字符边界是否正确。
• K28.0 检测模块：专门识别 ILAS 阶段的多帧起始符 /R/。
• 配置 IP 模块：通过 AXI-LITE 读写寄存器，完成参数设置。

仿真逻辑关键点

组码同步阶段里，仿真模块先识别到一定数量的 COMMA，然后进入 ILAS。这里的 bit_count 相当于一个滑动窗口，每 10 个 bit 做一次 8B/10B 解码，找出 K28.0 作为多帧起始字段。之后按通道做数据对齐，Buffer 深度通常设为 64，按 bit 输入，I 表示通道编号。等所有通道都对齐后，链路才算真正建立起来。

寄存器配置模块在实际项目里也很关键。PG066 里的寄存器空间定义可以直接对照着看，别只盯着波形，很多问题其实是配置没对上。调试时把不同阶段的状态打印出来，定位速度会快很多。