项目背景
随着卫星导航技术的飞速发展，位置信息服务已深度融入日常生活。卫星导航在维护国家安全方面发挥着不可替代的作用。为使导航系统免受干扰影响，本文以北斗导航系统为平台，研究基于阵列天线的自适应抗干扰算法。
文章首先介绍了自适应抗干扰算法的原理和方法，并在 MATLAB 中建立阵列模型，对基于功率倒置算法的空域抗干扰算法和空时联合抗干扰算法进行性能仿真。根据系统指标，确定了在 FPGA 中实现抗干扰算法的方案，涵盖数字下变频、权值计算、数据加权、数字上变频等模块。针对权值计算模块，提供了两种实现路径：一是基于 FPGA 嵌入式软核 NIOS II，使用 C 语言实现；二是基于逻辑语言 Verilog HDL 直接计算。权值计算涉及浮点数运算和 Hermite 矩阵求逆，文中给出了各模块的设计方法和仿真结果，并与 MATLAB 对比。最后通过实测验证了两种方案的抗干扰性能。
关键词：空域滤波，空时自适应处理，矩阵求逆，浮点运算，DDC，FPGA，NIOS II
实验验证
本章重点对空域和空时两种抗干扰算法进行实测验证。权值计算 FPGA 实现过程中，两种算法的主要区别在于协方差矩阵的维数。空域算法协方差矩阵维数较低，采用分块求矩阵逆的方法，资源占用少且更新快，选用低成本低功耗的 Cyclone III 系列即可。空时算法协方差矩阵为高阶矩阵，分块求逆不再适用，利用 Cyclone V 系列的实数矩阵求逆 IP 核可快速求出复数共轭对称矩阵的逆。
硬件平台与实验环境
系统数字板主要由 FPGA 芯片、时钟芯片、4 通道 ADC 芯片、配置芯片及 DA 芯片组成。为实现低功耗小型化，ADC 选用 AD9253。采样信号送入 FPGA，完成数字下变频、空域滤波（含空时二维联合）、数据加权及数字上变频后，交由射频通道模拟上变频并解调。
空域算法实验板采用 ALTERA EP3C120F780 芯片搭配 ADI AD9268 芯片；空时算法实验板则采用 ALTERA 5CGXFC7C6F23I7 芯片搭配 ADI AD9253 芯片。相比空域板，空时板去除了 DSP 芯片，显著降低了功耗、尺寸及成本。
实验环境搭建包括抗干扰天线、多个方位角俯仰角不同的干扰源天线、二维转台、信号源、频谱仪、接收机及电脑等。工作流程如下：
- 将北斗导航抗干扰天线置于二维转台上，测试不同方向抗干扰性能，模拟干扰源运动下的搜星定位能力。4 单元天线阵列最多支持 3 个干扰源工作，调节干扰源位置及角度。
- 信号源连接干扰天线作为干扰源，用八角天线标定干扰功率并调节至适当位置。
- 导航天线连接接收机，通过串口连接电脑运行搜星软件，或使用频谱仪观察输出频谱判断干扰抑制情况。
- 开启电源，系统开始工作。
实验判断指标包括：输出频谱稳定性、搜星数量是否大于等于 4 个且不丢星、Signaltap 抓取数据分析抗干扰效果、MATLAB 仿真与 FPGA 实测频谱对比。
模块实测分析
模数转换器 ADC（AD9253）
本系统选用串行 LVDS 输出的 AD9253，单芯片四通道，48 脚 LFCSP 封装简化了 PCB 布线。采样率可达 125MSPS，支持 DDR 操作，14bit 分辨率。数据读取需根据标志位 FCO 重新组合完成串并转换。
ALTLVDS_RXIP 核参数设置如下：输入通道 9 个（含 8 对差分数据及 1 对帧时钟），解串行化因子 8，数据速率 496Mbps，时钟频率 248MHz。加入 5MHz、0dB 输入信号后，Signaltap 抓取的 ADC 采样数据显示正常。
下变频 DDC 模块功能验证
程序烧写后自动启动，抓取进入 DDC 模块前后的数据绘制频谱曲线。加点频干扰时，AD 采样频率 62MHz，下变频后信号频谱由 15.5MHz 搬移至零频。加宽带干扰时，中心频率同样搬移至零频，验证了下变频模块设计的正确性。
上变频 DUC 模块功能验证
抓取上变频 DUC 模块输入输出端口数据，工作时钟 124MHz。结果显示信号频率由零频搬回原中频频率 46.5MHz，验证了上变频模块的正确性。
系统性能验证
将上下变频、协方差矩阵计算、权值计算、数据加权模块联合编译，资源占用情况如表所示。
| 算法 | 空域 | 空时 |
|---|---|---|
| Device | EP3C120F780C7 | 5CGXFC7C6F23I7 |
| Total logic elements | 108742/119088 (91%) | - |
| Logic utilization (in ALMs) | - | 26,236/56,480 (46%) |
| Total registers | 68578 | 42098 |
| Total memory bits | 1016612/3981312 (26%) | 831,442/7,024,640 (12%) |
| Embedded Multiplier 9-bit elements | 576/576 (100%) | - |
| Total DSP Blocks | - | 156/156 (100%) |
通过计数器求得两次权值输出有效标志位的上升沿之间的时钟周期，计算权值更新时间。空域算法工作时钟 124MHz，更新需 1284 个周期，耗时 10μs。空时算法需 25879 个周期，耗时 0.21ms。两种算法在 FPGA 中的更新速度均有显著提升。
为验证空域算法性能，调节信号源产生干信比 78dB 的宽带干扰。Signaltap 抓取下变频及抗干扰后数据导入 MATLAB 分析。对比 FPGA 数字板抗干扰与 MATLAB 抗干扰后的频谱图，两者效果相当。在此干扰下，导航天线能正常搜星定位，但载噪比已达接收机灵敏度极限值 30dB。
小结
本章介绍了北斗导航抗干扰系统的实验平台及实测结果。首先阐述了硬件实现平台、外场测试环境搭建及仪器使用情况。接着给出 FPGA 顶层模块图及资源占用，并通过逻辑分析仪抓取数据计算权值更新时间。将 Signaltap 数据导入 MATLAB，绘制上下变频前后频谱验证模块正确性，对比 FPGA 与 MATLAB 抗干扰性能验证程序有效性。最后展示系统在空域抗干扰算法下加干扰前后的搜星定位情况，确认了整个系统的抗干扰性能。
