FPGA 实现 CLAHE 自适应限制对比度直方图均衡算法

乒乓控制逻辑：在 CDF 计算完成时切换 ping_pong_flag，充分利用帧间隙时间：

// 乒乓切换：在 CDF 完成时切换
always @(posedge pclk or negedge rst_n) begin
    if (!rst_n) begin
        ping_pong_flag <= 1'b0;
    end else if (cdf_done_posedge) begin
        // 优化：在 CDF 完成时立即切换
        ping_pong_flag <= !ping_pong_flag;
    end
end

2.2 坐标计数器模块 (clahe_coord_counter)

该模块实时计算输入像素的全局坐标、所属 Tile 索引和 Tile 内相对坐标。

设计要点：

• 在 href 有效期间递增横向坐标 x_cnt，行结束时递增纵向坐标 y_cnt。
• 使用比较器链代替除法器计算 Tile 索引，节省资源。
• 块内坐标使用移位加法计算，减少资源消耗。

Tile 索引计算原理：

// 横向 tile 索引计算（x_cnt 除以 320）
always @(*) begin
    if (x_cnt < 320) tile_x = 2'd0;
    else if (x_cnt < 640) tile_x = 2'd1;
    else if (x_cnt < 960) tile_x = 2'd2;
    else tile_x = 2'd3;
end
// tile 总索引：使用位拼接 {tile_y, tile_x} 等价于 tile_y*4 + tile_x
tile_idx = {tile_y, tile_x};

块内坐标优化计算（使用移位替代乘法）：

// 横向偏移量计算：tile_x * 320 = (tile_x << 8) + (tile_x << 6)
assign tile_x_offset = ({tile_x, 8'd0}) + ({tile_x, 6'd0});
// 纵向偏移量计算：tile_y * 180 = (tile_y << 7) + (tile_y << 5) + ...
assign tile_y_offset = ({tile_y, 7'd0}) + ({tile_y, 5'd0}) + ({tile_y, 4'd0}) + ({tile_y, 2'd0});
assign local_x = x_cnt[8:0] - tile_x_offset[8:0];
assign local_y = y_cnt[7:0] - tile_y_offset[7:0];

2.3 直方图统计模块 (clahe_histogram_stat)

该模块对每个 Tile 的 256 个灰度级进行实时统计，使用 3 级流水线实现读 - 增 - 写操作。由于没有两个端口同时分别进行读写的需求，这里使用伪双端口 RAM 即可，节约资源。

流水线结构：

• Stage 1：输入打拍 + 相邻相同检测
• Stage 2：RAM 读取 + 旁路数据选择
• Stage 3：RAM 写入

读写冲突问题分析： 对于流水读写 RAM，极易出现数据冒险。例如连续相同像素值会导致读取旧值错误；间隔相同像素值（小于流水线深度）可能导致读写地址冲突，部分 RRAM 无法配置优先级导致不定态。

冲突解决方案：

1. 连续相同像素：检测相邻输入相同，写入时 +2 弥补。

// Stage 1: 相邻相同检测
always @(posedge pclk or negedge rst_n) begin
    if (!rst_n) same_as_prev <= 1'b0;
    else if ((in_href && in_vsync && clear_done) && valid_s1 && (in_y == pixel_s1) && (tile_idx == tile_s1))
        same_as_prev <= 1'b1;
    else same_as_prev <= 1'b0;
end
// Stage 2: 设置增量
if (same_as_prev) increment_s2 <= 2'd2;
else increment_s2 <= 2'd1;

2. 读写冲突：使用旁路逻辑。若当前周期发生写地址与读地址相同，寄存当前写数据作为读取值（强制写优先）。

wire conflict = (pixel_s1 == pixel_s3) && (tile_s1 == tile_s3) && valid_s3;
always @(posedge pclk or negedge rst_n) begin
    if (!rst_n) begin bypass_valid <= 1'b0; bypass_data <= 16'd0; end
    else if (conflict) begin bypass_valid <= 1'b1; bypass_data <= ram_wr_data_s3; end
    else bypass_valid <= 1'b0;
end
wire [15:0] selected_data = bypass_valid ? bypass_data : ram_rd_data_b;

2.4 对比度限制与 CDF 计算模块 (clahe_clipper_cdf)

该模块在 histogram 结束后（帧间隙期间），对每帧图像 16 个 Tile 的直方图数据进行 Clip 阈值限制裁剪和 CDF 计算，最后归一化生成像素映射查找表。

有限状态机流程：

时序分析：

• 每块 Tile 总周期数：约 1032 周期
• 16 块耗时：16 × 1032 = 16512 周期
• 在 96MHz 时钟频率下耗时约 172μs，远小于 1280×720@30fps 的帧间隙（约 33ms），处理时间充足。

归一化公式：

LUT(j) = ((CDF(j) - CDF_min) * 255) / (CDF_max - CDF_min)

2.5 RAM 管理模块 (clahe_ram_16tiles_parallel)

该模块负责管理 32 块伪双端口 RAM，实现乒乓操作、四块并行读取和多端口仲裁。帧内 RAM 内的数据作为直方图统计值，帧间隙计算映射值写回该组 RAM，下一帧作为映射 LUT 使用。

乒乓双组 RAM 架构：

并行读取接口设计： 由于 mapping 模块中的双线性插值需要读取当前像素最近的四个块（Tile）的输出 LUT，为实现全流水，设计了四块并行读取功能。

三、仿真验证

鉴于图像区域每个分块都需要分配一块伪双端口 BRAM，为减少资源占用，Baseline 工程采用 4×4=16 分块设计。虽然实际输出效果不如 8×8 Tile 版本精细，但效果优于传统的 HE 算法。

ModelSim 仿真结果验证了逻辑的正确性，能够稳定输出增强后的图像数据流。

四、优化方向展望

基础实现版本在面对高分辨率（HD/FHD）和更精细的分块（64-tile）需求时，存在以下挑战：

1. 时序瓶颈：组合逻辑过深，关键路径延迟达 35ns+，频率上不去（仅~28MHz）
2. 资源消耗大：直接扩展到 64-tile 将消耗大量 BRAM 资源
3. RAM 利用率低：每块 RAM 实际容量远小于单 block BRAM 容量，存在浪费

针对这些问题，可以应用 VLSI DSP 信号处理理论中的核心优化技术进行改进：

通过系统性地应用这些技术，优化版本取得了显著的性能提升。以下是 64-Tile 版本的基础版本与优化版本在 Xilinx 7 系列 FPGA 上的对比数据：

资源消耗对比：

寄存器数量增加是流水线技术'用面积换速度'的体现，符合预期的设计权衡。

时序性能对比：

优化后的设计不仅各项时序指标完全满足 1280×720 甚至更高分辨率的实时处理需求，而且在资源效率上达到了极优水平。

五、总结

本文详细介绍了 CLAHE 算法在 FPGA 上的硬件实现方案，包括算法原理、模块化架构及关键设计技巧。该设计实现了 1280×720@30fps 的实时处理能力，验证了 CLAHE 算法硬件化的可行性。

参考资料：

• K. K. Parhi, VLSI Digital Signal Processing Systems: Design and Implementation
• Karel Zuiderveld, Contrast Limited Adaptive Histogram Equalization (Graphics Gems IV)