基于FPGA的FIR数字滤波器设计（quartus和vivado程序都有）。 附： 1

基于FPGA的FIR数字滤波器设计（quartus和vivado程序都有）。 附： 1.配套quartus从MATLAB系数生成直到仿真成功（图1和图4）说明文档。 2.配套仿真出波形（图1）的视频。 也可以其他FPGA verilog定制设计

最近在搞FPGA上的FIR数字滤波器设计，不得不说，这玩意儿还是挺有意思的。FIR滤波器在数字信号处理中应用广泛，设计起来也相对简单，尤其是用FPGA实现，灵活性很高。今天就来聊聊怎么用Quartus和Vivado来实现FIR滤波器，顺便分享一下从MATLAB生成系数到仿真成功的整个过程。

首先，FIR滤波器的核心就是它的系数。我们通常会用MATLAB来设计这些系数。MATLAB里有个fir1函数，可以很方便地生成FIR滤波器的系数。比如，我们设计一个低通滤波器，截止频率是0.2π，阶数是20，代码可以这么写：

n = 20; % 滤波器阶数 Wn = 0.2; % 截止频率 b = fir1(n, Wn); % 生成滤波器系数

生成系数后，我们可以把这些系数导出到文件中，供FPGA设计使用。MATLAB里可以用dlmwrite函数把系数保存为文本文件：

dlmwrite('fir_coefficients.txt', b, 'precision', '%.16f');

接下来就是FPGA部分了。我们先看Quartus的实现。在Quartus中，我们可以用Verilog来编写FIR滤波器的代码。FIR滤波器的实现其实就是卷积运算，每个输入样本与滤波器系数相乘并累加。下面是一个简单的FIR滤波器的Verilog代码：

module fir_filter ( input clk, input rst, input signed [15:0] data_in, output reg signed [31:0] data_out ); reg signed [15:0] shift_reg [0:20]; integer i; always @(posedge clk or posedge rst) begin if (rst) begin for (i = 0; i <= 20; i = i + 1) begin shift_reg[i] <= 16'b0; end data_out <= 32'b0; end else begin for (i = 20; i > 0; i = i - 1) begin shift_reg[i] <= shift_reg[i-1]; end shift_reg[0] <= data_in; data_out <= 0; for (i = 0; i <= 20; i = i + 1) begin data_out <= data_out + shift_reg[i] * b[i]; end end end endmodule

这里我们用一个移位寄存器来存储输入数据，然后每个时钟周期将输入数据与系数相乘并累加，得到滤波后的输出。注意，这里的b[i]是从MATLAB生成的系数，需要提前定义好。

接下来是Vivado的实现。Vivado里也可以用类似的Verilog代码来实现FIR滤波器，不过Vivado还提供了FIR Compiler这样的IP核，可以更方便地实现FIR滤波器。使用FIR Compiler时，我们只需要配置好滤波器的参数，Vivado就会自动生成相应的硬件逻辑。

在Vivado中，我们可以通过Tcl脚本或者GUI来配置FIR Compiler。比如，我们可以设置滤波器的系数、输入输出位宽、时钟频率等参数。配置完成后，Vivado会自动生成FIR滤波器的IP核，我们只需要在顶层模块中实例化这个IP核就可以了。

module top ( input clk, input rst, input signed [15:0] data_in, output signed [31:0] data_out ); fir_compiler_0 fir_inst ( .aclk(clk), .s_axis_data_tdata(data_in), .s_axis_data_tvalid(1'b1), .m_axis_data_tdata(data_out) ); endmodule

最后，我们来看看仿真。无论是Quartus还是Vivado，仿真都是验证设计正确性的重要步骤。我们可以用ModelSim或者Vivado自带的仿真工具来验证FIR滤波器的功能。仿真时，我们需要生成一些测试数据，比如正弦波或者方波，作为滤波器的输入，然后观察滤波后的输出波形是否符合预期。

initial begin clk = 0; rst = 1; #10 rst = 0; #1000 $stop; end always #5 clk = ~clk; initial begin integer i; for (i = 0; i < 100; i = i + 1) begin data_in = $sin(2 * 3.14159 * i / 100); #10; end end

这段代码生成了一个正弦波作为输入，仿真时我们可以观察data_out的波形，看看滤波效果如何。

总的来说，基于FPGA的FIR数字滤波器设计并不复杂，关键是掌握好MATLAB生成系数、Verilog编写滤波器逻辑以及仿真验证这几个步骤。无论是Quartus还是Vivado，都有丰富的工具和资源可以帮助我们快速实现FIR滤波器。希望这篇文章能对大家有所帮助，如果有问题，欢迎留言讨论！