基于FPGA的高精度TDC设计

Xilinx 使用 Vivado 实现 TDC：基于 Verilog 的高精度时间数字转换器设计

在激光雷达系统中，飞行时间（ToF）测量的精度直接决定了距离分辨能力。一个典型的挑战是：如何在不使用昂贵专用芯片的前提下，实现皮秒级的时间间隔测量？随着FPGA架构的进步，尤其是Xilinx 7系列及UltraScale器件中SLICE结构的高度一致性，这个问题有了新的答案——利用FPGA内部的进位链（Carry Chain）构建全数字TDC（Time-to-Digital Converter），不仅成本低、集成度高，还能达到50~100 ps的分辨率。

这种方案的核心思想并不复杂：把两个事件之间极短的时间差，“展开”成一条由微小延迟单元串联而成的物理路径，再通过锁存这条路径上的状态来“读出”时间值。听起来像是用尺子量时间，而这条“尺子”的最小刻度就是每个延迟单元的传播延迟。

要理解这一机制，得先看清楚FPGA里藏着什么“宝藏”。在Xilinx Artix-7或Kintex-7这类主流器件中，每一个CLB（Configurable Logic Block）都包含多个SLICE，而每个SLICE内嵌了一个名为 CARRY4 的原语。它的本职工作是在加法器中快速传递进位信号，但由于其硅级布局高度优化，各级之间的延迟非常稳定且均匀——这正是构建高精度延迟链的理想材料。

相比用LUT（查找表）搭建的延迟线， CARRY4 具有更低的单元间偏差和更强的抗工艺波动能力。更重要的是，它不需要额外功耗就能维持稳定的延迟特性，非常适合长期运行的精密测量系统。典型条件下，单个 CARRY4 级联段的延迟约为70 ps，这意味着仅需几十个这样的单元，就能实现几纳秒范围内的精细时间采样。

我们来看一段关键代码，它是整个TDC的灵魂所在：

// carry_chain_delay.v —— 利用 CARRY4 构建等效延迟链 module carry_chain_delay ( input clk, input start, output wire[TDL_LENGTH-1:0] taps ); (* DONT_TOUCH = "TRUE" *) reg [TDL_LENGTH-1:0] dly_reg = 0; assign taps = dly_reg; generate genvar i; for (i = 0; i < TDL_LENGTH; i = i + 1) begin : carry_gen CARRY4 carry_inst ( .CO(), .CYINIT(i == 0 ? start : 1'b0), .DI(4'h0), .S({4{1'b0}}), .O() ); defparam carry_gen.carry_inst.CYBIT_OP = "O"; end endgenerate always @(posedge clk) begin dly_reg[0] <= start; for (int j = 1; j < TDL_LENGTH; j = j + 1) dly_reg[j] <= dly_reg[j-1]; end endmodule 

这段代码看似简单，实则暗藏玄机。首先， CYINIT 被用来注入起始脉冲，当 start 信号到来时，会触发进位链中的第一个单元；随后，在时钟驱动下，这个“波前”沿着由 CARRY4 构成的链条逐级传递。每一级输出连接到一个寄存器，形成所谓的“抽头”（tap），最终构成一个时间域上的“热图”。

但这里有个陷阱：综合工具往往会认为这些未显式使用的 CARRY4 实例是冗余逻辑并予以删除。为此，必须加上 (* DONT_TOUCH = "TRUE" *) 属性，并配合XDC约束锁定布局：

set_property KEEP_HIERARCHY YES [get_cells carry_gen*] set_property LOC SLICE_X12Y5 [get_cells carry_gen[0]/carry_inst] set_property LOC SLICE_X12Y6 [get_cells carry_gen[1]/carry_inst] 

否则，你精心设计的延迟链可能在比特流生成阶段就被“优化”掉了——这是很多初学者踩过的坑。

然而，仅仅有硬件结构还不够。真正的挑战在于如何准确解读锁存后的结果。假设STOP信号到来时，第6个延迟单元刚刚翻转，而第7个还未响应，那么我们应该记录为“6个单位延迟”。但由于制造差异，每个单元的实际延迟并不完全一致，这就引入了非线性误差（DNL/INL）。如果不加以校正，即使平均分辨率达到80 ps，局部误差也可能超过200 ps，严重影响测量重复性。

解决办法通常有两种：一是出厂时进行一次性标定，将每个抽头的实际延迟写入ROM查表补偿；二是引入动态校准机制，例如并行运行一个环形振荡器作为参考源，周期性地测量当前温度与电压下的典型延迟值，实时调整换算系数。

更进一步，如果待测时间间隔较长（比如超过10 ns），仅靠延迟链无法覆盖整个范围。这时就需要引入“粗-细混合计数”架构：用一个高速计数器记录参考时钟周期数（粗计数），同时用TDL捕捉不足一个周期的剩余部分（细计数）。最终时间 = 粗计数值 × T_clk + 细计数值 × T_delay_per_stage。

例如，若参考时钟为200 MHz（周期5 ns），TDL分辨率为75 ps，则系统可实现5 ns × N + 75 ps的组合测量，动态范围轻松突破百纳秒量级。

另一个常被忽视的问题是亚稳态。START和STOP信号往往来自外部传感器，与FPGA本地时钟异步。如果它们恰好在时钟边沿附近到达，寄存器可能进入中间态，导致输出不确定。虽然概率极低，但在高频测量中足以造成显著误差。

标准做法是采用双级同步器：

reg start_sync1 = 0, start_sync2 = 0; wire start_clean; always @(posedge clk_ref) begin start_sync1 <= start; start_sync2 <= start_sync1; end assign start_clean = start_sync2; 

虽然这会引入约两个时钟周期的延迟，但对于大多数应用场景而言是可以接受的代价。关键是避免因亚稳态引发的状态跳变，从而保证测量结果的可靠性。

在实际系统集成中，完整的TDC模块通常位于这样一个数据流路径中：

[外部事件] → [LVDS接收] → [同步FF] → [TDL + 粗计数器] ↓ [编码与校准] ↓ [AXI/UART输出接口] ↓ [MicroBlaze或PC] 

前端采用差分信号（如LVDS）提高抗干扰能力；中间层完成时间捕捉与初步处理；后端通过AXI总线接入软核处理器，或经UART上传至上位机做进一步分析。整个流程可在Vivado中一站式完成，从Verilog编写、综合实现，到ILA在线调试，极大地缩短开发周期。

值得一提的是，测试阶段建议使用Vivado Simulator配合 force 命令模拟不同时间间隔的START/STOP序列，验证编码逻辑是否正确。而在板级调试时，插入ILA核抓取TDL输出波形，能直观看到脉冲沿的传播过程，确认延迟链是否正常工作。

当然，这套方案也有局限。最明显的是PVT（工艺、电压、温度）敏感性。同一设计在不同环境下的延迟可能变化±15%，因此对于要求长期稳定性的应用，必须加入温度传感器和自校准逻辑。此外，延迟链长度受限于可用SLICE资源，过长的设计可能导致布局失败或时序违例。

但从工程角度看，这些问题都在可控范围内。相比之下，其优势更为突出：无需模拟电路、易于移植、支持动态重构，特别适合科研原型开发和中小批量产品。在LiDAR、ToF相机、量子时间标记、工业精密测控等领域，已经有不少成功案例。

未来的发展方向也很清晰：结合DLL或PLL生成更稳定的参考时钟，构建多通道TDC阵列用于并行测量，甚至集成AI算法实现智能噪声抑制与误差预测。随着Xilinx Versal等新型ACAP平台的普及，这类高精度时间测量功能有望成为边缘智能设备的标准配置。

这种高度集成的设计思路，正引领着精密测时技术向更可靠、更高效的方向演进。