基于FPGA的QAM调制解调技术深度解析与实验指南

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07 Apr 2026 — 15 min read

基于FPGA的QAM调制解调，有详细实验文档

一、系统概述

本系统基于FPGA实现16QAM（正交振幅调制）完整的调制解调功能，采用Altera Cyclone IV GX系列FPGA芯片（型号EP4CGX75CF23C8），开发工具为Quartus II 11.0。系统可生成多种基带信号，经16QAM调制后输出至DAC（数模转换器），同时能接收外部信号并完成解调，还原出原始基带信号，支持上位机通过IIC接口配置参数与选择波形显示，适用于通信领域的信号传输与验证场景。

基于FPGA的QAM调制解调，有详细实验文档

系统整体架构分为信号源模块、16QAM调制模块、载波处理模块、16QAM解调模块、数据输出与控制模块五大核心部分，各模块间通过时钟同步与数据握手信号协同工作，确保信号处理的实时性与准确性。

二、核心模块功能说明

（一）信号源模块：生成高质量基带信号

信号源模块是整个系统的信号输入源头，负责产生符合16QAM调制要求的基带信号，支持多种信号类型与参数配置，满足不同测试场景需求。

1. 核心功能

多类型信号生成：可生成伪随机码（PN8序列）、固定长度码形（15位、32位、64位、256位、1024位）、全0码、全1码等，其中PN8序列采用线性反馈移位寄存器（LFSR）结构，周期为800个数据，取前240个有效数据用于解调调整，保证信号的随机性与可重复性。
信号参数配置：支持通过上位机配置信号初始值（nrzinitialsel）与序列长度（nrzdatalen），初始值提供4种预设选项，长度可灵活调整，满足不同传输速率与测试时长需求。
同步标志输出：输出信号帧同步标志（nrzfs）、数据有效标志（nrzvid）与数据输出标志（nrzvdout），其中nrzvid用于标识240个有效数据区间，nrzv_dout实现尾部4位数据填0，避免无效数据干扰后续调制过程。

2. 关键特性

采用时钟使能（clknrzen）控制信号生成节奏，与系统主时钟同步，确保信号时序稳定；
支持周期性信号刷新，当数据计数达到设定周期（如800个数据）时，自动重新装载初始值，实现连续信号输出。

（二）16QAM调制模块：完成基带信号到调制信号的转换

16QAM调制模块将信号源输出的串行基带信号转换为正交的I（同相）、Q（正交）两路调制信号，核心是实现符号映射与正交调制，是信号传输的关键环节。

1. 核心功能

串并转换：将输入的串行数据（datain）按4位一组进行串并转换，每4位对应16QAM的一个符号（16种相位振幅组合），通过计数器（datacnt）与同步标志（datagrouda）实现数据分组与对齐，确保每4位数据组成一个完整符号。
符号映射：采用ROM查表法实现16QAM符号映射，通过MODROM16QAMI与MODROM16QAMQ两个ROM模块分别存储I路与Q路的映射数据。映射规则为：I路由2位数据（b0b1）控制，对应电平-3（00）、-1（01）、1（11）、3（10）；Q路由2位数据（b2b3）控制，对应电平与I路一致，ROM输出10位数据，保证映射精度。
数据同步与延时对齐：通过多级寄存器（moddatavidreg、moddatagroupreg）对数据有效标志（modiqvid）与符号标志（modiqgroup）进行延时，确保I、Q两路信号与后续载波信号时序同步，避免调制过程中的相位偏差。

2. 关键特性

ROM模块采用Altera altsyncram宏功能，支持初始化文件（.hex格式）加载，可灵活修改映射表，适配不同16QAM调制标准；
输出8位I、Q两路信号（modiout、modqout），兼顾数据精度与FPGA资源占用，后续可直接用于载波相乘。

（三）载波处理模块：生成与处理正交载波

载波处理模块包括载波产生与载波调制/解调两个子模块，负责生成16QAM调制所需的正交载波，并完成调制信号与载波的相乘、滤波等处理，是实现正交调制解调的核心。

1. 载波产生子模块（`carrier_create`）

核心功能：生成同步的余弦（cos）与正弦（sin）载波，采用ROM查表法，通过lmpromcos与lmpromsin ROM模块存储载波采样数据，ROM地址由计数器（address_rom）控制，计数器最大值为31，对应载波一个周期的32个采样点，保证载波频率稳定。
同步控制：支持载波同步信号（carrysync）触发，当检测到carrysync上升沿时，计数器清零，实现载波与基带信号的相位对齐，避免调制解调过程中的相位差导致信号失真。

2. 载波调制子模块（`mod_carry`）

核心功能：将16QAM调制后的I、Q两路信号分别与cos、sin载波相乘，实现正交调制。采用8x8有符号乘法器（lmpmult8x8）完成信号与载波的相乘，相乘结果经截位（取15位结果的高8位）后，将I、Q两路调制信号相加，得到最终的16QAM调制输出信号（carrymodiq_out）。
时序对齐：通过多级寄存器对载波、基带信号及控制标志（modiqvid、modiqgroup）进行延时，确保相乘与相加过程的时序同步，输出调制有效标志（carrymodvidout）与符号标志（carrymodgroupout），供后续模块判断数据有效性。

3. 载波解调子模块（`demod_carry`）

核心功能：接收外部16QAM调制信号，分别与cos、sin载波相乘后通过低通滤波器（FIR）滤波，还原出I、Q两路基带信号。相乘过程同样采用lmpmult8x8乘法器，滤波模块（fir_demod）采用31阶FIR滤波器，通过对称系数优化减少计算量，滤波后结果经截位（取22位结果的高8位）得到清晰的基带信号。
干扰抑制：FIR滤波器的系数经过优化，可有效抑制相乘过程中产生的高频分量（如2倍载波频率），确保输出的I、Q两路信号无杂波干扰，为后续符号解映射提供高质量输入。

（四）16QAM解调模块：还原基带信号

16QAM解调模块是调制模块的逆过程，负责将解调后的I、Q两路基带信号转换为原始的串行基带信号，核心是实现符号解映射与并串转换。

1. 核心功能

符号解映射：接收经过滤波的8位I、Q两路信号（demodiin、demodqin），首先将信号扩展为10位并转换为绝对值（通过符号位判断，负信号取反加1），然后根据信号幅度进行符号判决：当幅度大于310时，对应高位数据1；小于等于310时，对应高位数据0，最终得到4位并行的符号数据（demoddatapara_r1）。
并串转换：将4位并行符号数据转换为串行数据（demoddataout），通过移位寄存器（demoddataparar2）实现，当检测到数据分组标志（demodiqgroupin）时，加载4位并行数据，随后在每个时钟周期将寄存器高位数据输出，完成并串转换。
时序对齐：通过多级寄存器对数据有效标志（demodiqvidin）与分组标志（demodiqgroupin）进行延时，确保解映射与并串转换过程的时序同步，输出解调数据有效标志（demoddatavid）与分组标志（demoddatagroup），与原始基带信号的同步标志保持一致。

2. 关键特性

符号判决阈值（310）经过实际测试优化，可有效抵抗信号噪声干扰，提高解调准确率；
支持时钟使能（clknrzen）控制，与信号源模块时钟同步，确保解调速率与调制速率匹配。

（五）数据输出与控制模块：实现数据交互与显示控制

数据输出与控制模块是系统与外部硬件（DAC、上位机）交互的桥梁，负责将处理后的信号输出至DAC，并接收上位机指令配置系统参数与选择波形显示。

1. DAC输出子模块（`dac_bus_out1`）

核心功能：将选择的I、Q两路信号转换为符合DAC芯片输入格式的信号，支持4组输入信号选择（dacdatasel），每组包含I、Q两路8位信号。信号首先扩展为10位（低位补0），然后通过时钟分频（clken）控制DAC的选择（dacsel）、时钟（dacclk）与写使能（dacwr）信号，实现I、Q两路信号的交替输出，供示波器观察。
硬件适配：输出信号符合DAC芯片的时序要求，dacreset信号固定为低电平（正常工作模式），fref_c信号固定为高电平（参考时钟使能），确保DAC稳定工作。

2. 信号选择子模块

1位信号选择（onebittodac1）：用于选择1位输入信号（如原始基带信号、解调后基带信号），将1位信号转换为10位数据（1对应10’h1ff，0对应10’h0），截位后输出8位信号至DAC，便于示波器观察高低电平变化。
8位信号选择（eightbittodac）：用于选择8位输入信号（如I、Q两路调制信号、滤波后信号），支持8组信号选择，通过多级寄存器缓存，确保输出信号稳定无抖动。

3. 上位机控制子模块（`arm_iic_reg_top`）

核心功能：通过IIC接口与上位机通信，实现数据双向传输。上位机可发送配置指令（如信号类型选择、序列长度设置）至FPGA，FPGA将配置参数写入对应寄存器（dataout0-dataout9）；同时，FPGA可将系统状态数据（如信号有效标志、模块工作状态）通过IIC上传至上位机，实现系统监控。
时钟要求：IIC接口时钟速率需不低于26MHz，避免因时钟速率过低导致通信丢包或数据错误。

4. 波形显示控制子模块（`para_set`）

核心功能：根据上位机输入的显示类型（disptypein），输出对应的显示控制信号（disptypeout），支持5种波形显示模式：原始信号与解调后信号、载波信号、调制后信号、调制前I路与解调后I路信号、解调I路滤波前后信号，满足不同测试场景下的波形观察需求。

（六）辅助模块：保障系统稳定运行

1. 时钟分频模块（`clk_div2`）

功能：将系统主时钟（clkin）进行16位分频，输出clkdiv_out信号，为系统内各模块（如信号源、调制解调）提供不同频率的时钟，满足不同模块的时序要求，例如信号源模块可能需要较低频率的时钟控制信号生成节奏。

2. 系统参数配置模块（`sys_para`）

功能：提供系统默认参数配置，输出8路固定参数（sysdata0-sysdata7），包括信号类型、序列长度等，当上位机未发送配置指令时，系统使用默认参数工作，确保系统启动后即可正常运行。

三、系统工作流程

（一）调制流程

信号生成：信号源模块在clknrzen使能下，生成指定类型的串行基带信号（如PN8序列），输出nrzout（基带信号）、nrzvid（数据有效）、nrz_fs（帧同步）。
串并转换与符号映射：16QAM调制模块接收nrzout，按4位一组完成串并转换，通过ROM查表得到I、Q两路8位调制信号（modiout、modqout），输出modiqvid（调制有效）、modiq_group（符号标志）。
正交调制：载波产生模块生成cos、sin载波，载波调制模块将I、Q信号分别与载波相乘后相加，得到16QAM调制信号（carrymodiqout），输出carrymodvidout（调制有效）。
DAC输出：DAC输出模块选择调制信号，转换为DAC输入格式，通过dacdata、dacclk等信号输出至DAC，完成调制信号的数模转换，供外部设备接收或示波器观察。

（二）解调流程

信号输入与载波相乘：载波解调模块接收外部16QAM调制信号，分别与cos、sin载波相乘，得到包含基带信号的混合信号，输出至FIR滤波器。
FIR滤波：FIR滤波器对混合信号进行低通滤波，抑制高频干扰，输出清晰的I、Q两路基带信号（carrydemodifirba、carrydemodqfirba）。
符号解映射与并串转换：16QAM解调模块对I、Q信号进行符号判决，得到4位并行符号数据，再通过并串转换输出串行基带信号（demoddataout），输出demoddatavid（解调有效）、demoddatagroup（分组标志），完成基带信号还原。
波形显示：信号选择模块选择原始基带信号与解调后信号，通过DAC输出至示波器，上位机可通过para_set模块切换显示模式，观察调制解调效果。

四、系统关键技术特性

高可靠性：采用多级寄存器缓存与时序对齐设计，确保各模块间数据传输的时序同步，减少信号失真；FIR滤波器与符号判决阈值经过优化，可有效抵抗噪声干扰，解调准确率高。
灵活性：支持多种信号类型、长度配置，16QAM映射表可通过ROM初始化文件修改，适配不同通信标准；上位机通过IIC接口灵活配置系统参数，波形显示模式可实时切换。
资源优化：采用ROM查表法实现符号映射与载波生成，减少逻辑资源占用；FIR滤波器通过对称系数优化，降低计算量；乘法器采用Altera宏功能，兼顾计算速度与资源消耗。
可扩展性：模块间接口标准化，可根据需求增加信号类型（如64QAM、QPSK）或扩展功能（如差错控制、信号加密），无需大幅修改现有架构。

五、总结

基于FPGA的16QAM调制解调系统通过模块化设计，实现了从基带信号生成、16QAM调制、载波处理、信号解调至数据输出的完整功能，系统时序稳定、抗干扰能力强、配置灵活，可广泛应用于通信设备测试、无线信号传输等场景。各模块间通过清晰的接口与同步信号协同工作，既保证了信号处理的实时性，又便于后续功能扩展与维护，为FPGA-based通信系统设计提供了可靠的参考方案。