FPGA 信号发生器 LVDS 接口实战手记：从电平失配到眼图张开的全链路调优
去年调试一台 16-bit/1.2 GS/s 的 FPGA 信号发生器原型机时，我遇到一个典型却棘手的问题：DAC 输出波形在 200 MHz 以上开始明显畸变，频谱底噪抬升 8 dB，但示波器上看 LVDS 差分信号'一切正常'——幅度够、边沿快、没振铃。直到用 BERTScope 抓出眼图，才发现问题藏在 共模电压缓慢漂移 里：V CM 从上电时的 1.18 V，30 分钟后爬升到 1.31 V，刚好逼近 AD9164 接收器的共模上限（1.35 V），导致高电平判决裕量持续压缩。
这件事让我意识到：LVDS 不是'接上就能跑'的接口。它像一把精密调校过的机械表——齿轮咬合严丝合缝，但温度一变、电压一抖、PCB 走线差一根头发丝的距离，整条链路的时序完整性就会悄然瓦解。本文不讲标准定义，也不堆参数表格，而是带你 沿着信号从 FPGA IO 口出发的真实路径，一层层剥开 LVDS 在信号发生器中的关键矛盾点 ：电平为何必须卡在 1.2 V±0.15 V？时序对齐为什么不能只靠约束？眼图闭合，到底该先查 PCB 还是先调 FPGA？
电平不是'能通就行'，而是噪声预算的第一道闸门
很多工程师第一次配置 LVDS，会下意识把 IOSTANDARD 设为 LVDS_25 就以为万事大吉。但真正决定系统动态范围的，是 共模电压（V CM ）的稳定性 ，而非差分摆幅（V OD ）。
我们来算一笔账：AD9164 的 LVDS 接收器输入共模容限是 1.05 V ~ 1.35 V，典型工作点 1.2 V。FPGA（如 Xilinx Kintex UltraScale+）在 VCCO=2.5 V 供电下，LVDS 驱动器的标称 V CM 为 1.2 V，但实测中这个值受三重扰动：
- 工艺角偏差 ：同一颗芯片不同 IO Bank 间 V CM 可差±25 mV；
- 负载效应 ：当终端电阻未紧靠 DAC 放置，或 PCB 走线存在容性突变，会拉低 V CM ；
- 电源纹波耦合 ：VCCO 电源若含 30 mVpp 开关噪声（常见于 DCDC 后级滤波不足），会直接调制 V CM 。
这意味着，即使你用了 0.1% 精度的 100 Ω 终端电阻，只要 VCCO 电源纹波超标，V CM 仍可能在 1.15 V~1.30 V 之间晃动——而 DAC 内部比较器的阈值恰恰就设在这个区间内。结果就是：逻辑'1'的建立时间窗口被压缩，高位 bit 误判概率上升，最终表现为 SNR 骤降。
所以，真正的电平调试起点，不是 FPGA 管脚，而是 VCCO 电源质量。
我们在板子上实测发现：将 VCCO 滤波电容从 22 μF 陶瓷电容升级为'10 μF 钽电容 + 100 nF X7R'并联，并在 FPGA Bank 附近增加一个磁珠隔离，V CM 漂移从±45 mV 压到±12 mV，对应 DAC 输出 SFDR 提升 6.2 dB。
✅ 工程口诀：LVDS 的 V CM 不是被'设置'出来的，而是被'稳住'出来的。优先保 VCCO，再谈终端匹配。
至于终端电阻——Xilinx 官方文档 UG571 明确建议： 能用片内端接（ DIFF_TERM TRUE ），就不用外置电阻 。原因很实在：一颗 0402 封装的 100 Ω 电阻，焊盘 + 走线引入的寄生电感约 0.3 nH，在 1 GHz 频点已感抗≈2 Ω，足以在边沿处激起轻微振铃。而 FPGA 内部端接是纯 CMOS 结构，寄生几乎为零。当然，前提是你的 FPGA Bank 供电足够干净，否则片内端接反而会把噪声更直接地耦合进差分对。
时序对齐不是'写个 set_input_delay 就完事'，而是对抗硅基不确定性的动态博弈
源同步 LVDS 听起来很美：'时钟和数据同源，skew 天然小'。但现实是：FPGA 内部，时钟网络（BUFG）和数据路径（IOB→OSERDESE3）走的是完全不同的硅片区域，经历的 PVT（工艺 - 电压 - 温度）扰动并不一致。实测数据显示：同一 Bank 内，8 路 LVDS 数据通道间的静态 skew 可达 65 ps；而温度每升高 10°C，skew 还会额外漂移 8~12 ps。
这时候，单纯靠时序约束（ set_input_delay ）只能告诉你'当前设计是否满足理论要求'，却无法保证上电后、高温下、长期运行时依然达标。真正的解法，是启用 FPGA 内置的 硬件级动态校准环路 。
以 Xilinx UltraScale+ 的 IDELAYE3 + ISERDESE3 组合为例，它的精妙之处在于分工明确：
IDELAYE3负责 粗调 ：覆盖 0~1.2 ns 范围，步进 2.5 ps，用于补偿 PCB 走线长度差异（比如某路多绕了 2 cm，延时多出 15 ps）；