解码FPGA底层架构：从触发器到时钟网络的硅视角

解码FPGA底层架构：从触发器到时钟网络的硅视角

在半导体设计领域，FPGA的灵活性与可重构性使其成为现代电子系统的核心组件。当我们深入硅片微观世界，会发现每个可编程逻辑单元背后都隐藏着精妙的物理结构与协同机制。本文将带您穿越晶体管层面，探索从基本存储单元到全局时钟网络的完整信号链路。

1. 硅基存储单元的物理实现

1.1 触发器的晶体管级结构

现代FPGA中的D触发器通常采用主从式(master-slave)结构，由两个电平敏感锁存器级联构成。在28nm工艺节点下，一个典型的FDCE（带异步清零的D触发器）包含约28个FinFET晶体管：

┌──────────────┐ ┌──────────────┐ │ Master │ │ Slave │ │ ┌───┐ ┌───┐│ │ ┌───┐ ┌───┐│ D──┤T1 │──┤T2 │├───┼─→┤T3 │──┤T4 │├─→Q └─┬─┘ └─┬─┘│ │ └─┬─┘ └─┬─┘│ CLK─┐│ │ │ │ │ │ │ ├┘ │ │ │ │ │ │ │ ┌─┴─┐│ │ ┌─┴─┐ ┌─┴─┐│ └─────┤NAND├┘ └──┤NAND├──┤NOT├┘ └───┘ └───┘ └───┘ 

表：65nm与16nm工艺下触发器关键参数对比