仿真前言
作为一名 FPGA 工程师，在做 FPGA 开发时，使用仿真一定是最重要的。有些人喜欢写完代码直接上板子调试，根本不会做一点点仿真；如果是简单的逻辑代码，有十足的把握，那就不用仿真，可以直接上板子调试。但是，如果您是在做工程的开发，很多代码都是第一次编写调试，那么，代码的仿真是一定要做的。
每次把自己写完的代码，放到 ModelSim 上面仿真看一下波形，就像考试的时候，拿着参考答案在做题一样的感觉，各个波形的变化你都会看的一清二楚。但是如果你用在线逻辑分析仪看 RTL 的仿真，那真的是太耗费时间。
我知道这个时候就会有人说了，ModelSim 仿真有啥用呀，和下板子调试完全是两个概念，包括信号延迟、信号质量、眼图等都不一样。说的也对，但是实际情况是，这些人眼高手低，觉得仿真这种操作太麻烦。仿真虽然不能完全模拟真实的硬件信号，硬件延迟也没法准确仿真，但是他能让你在开发的时候，规避掉 95% 的因为代码引起的错误，这会让你在调试阶段节省很多时间。然后剩下的调试你必须要在硬件调试时才会发现并且解决。
在调试阶段，FPGA 为了避免和硬件 PCB、上位机之间的问题错误在哪里一直浪费时间扯皮，做好仿真是非常必要的，这可以让你相信你的代码没问题，从而快速定位问题。
接下来，就让我们把仿真工具好好的用起来，最大时间的节省你的开发时间和提高的技术能力。
ModelSim 介绍
ModelSim 是西门子 EDA（原 Mentor Graphics）旗下的专业 HDL 仿真工具，核心优势是单内核支持 VHDL/Verilog/SystemVerilog 混合仿真，广泛用于 FPGA/ASIC 的 RTL 与门级验证，兼顾高性能与强调试能力。其原开发商 Model Technology 被 Mentor 收购，2016 年 Mentor 并入西门子数字化工业软件，成为西门子 EDA 部门。
- 用途：数字电路设计的功能仿真、时序仿真、覆盖率分析与调试，覆盖单元 / 行为 / 系统级验证，适配 FPGA 与 ASIC 全流程。
- 核心能力：
- 单内核混合仿真：原生支持 VHDL、Verilog、SystemVerilog 混合设计，无需语言转换。
- 高性能编译：直接优化编译 + Tcl/Tk 脚本化，速度快、跨平台（Windows/Linux/Unix），代码与平台无关，便于 IP 核保护。
- 强调试工具：波形查看、断点调试、信号追踪、覆盖率分析（代码 / 功能 / 分支）、断言验证（PSL/SVA）。
- 生态兼容：无缝对接 Xilinx Vivado、Intel Quartus Prime 等 FPGA 工具，也可独立运行。
下载安装教程
- 首先，你需要通过官方渠道或可信来源下载 ModelSim 软件。
- 下载完成之后，双击 exe 文件，运行安装程序。
- 弹出界面后，点击下一步。
- 自定义软件安装目录，建议选择全英文的路径。
- 点击同意许可协议。
- 等待安装进度完成。
- 弹出界面询问是否创建桌面快捷方式，根据需要选择。
- 提示是否将 ModelSim 可执行文件放入 Path 变量，建议选择'是'，以便从命令行执行。
- 其他选项根据实际需求选择，通常默认即可。
- 安装完成后，重启电脑以确保环境变量生效。
注意：请确保使用正版授权进行开发，避免法律风险。若需配置 License 文件，请参考官方文档设置环境变量 MGLS_LICENSE_FILE 或 LM_LICENSE_FILE 指向有效的许可证文件路径。
