Pin、IO 与 PAD：从物理引脚到 RTL 接口的完整路径
在 FPGA / SoC / 芯片设计中，Pin、IO、PAD 经常被混用。
但在工程语义上，它们分别处在完全不同的层级。
如果不区分清楚，很容易在 RTL、约束和板级设计之间产生理解混乱。
本文将从物理层 → 接口层 → 逻辑层，系统梳理三者的关系。
一、Pin：物理引脚（Physical Pin）
1. 定义
Pin 指的是芯片或 FPGA 封装上的物理引脚。它是真实存在于硬件封装中的焊脚或焊球，通过 PCB 走线与外部电路相连。Pin 具有固定的位置和编号。Pin 只存在于物理实现层面，在 Verilog 或 SystemVerilog 的 RTL 代码中是不可见的，设计者无法在 RTL 中直接“操作”某一个 pin。
2. Pin 出现在哪里？
Pin 只会出现在以下场合：
- FPGA 约束文件（XDC / QSF）
- 芯片封装手册
- 引脚分配表（Pin Assignment）
3.工程要点
- Pin 没有“输入/输出”属性
- Pin 只是一个物理连接点
- 电气属性由 PAD / IO Buffer 决定
二、IO：逻辑接口（Logical I/O）
1. 定义
IO 是逻辑层面的输入输出接口，体现在 RTL 模块的端口定义中，例如 input wire clk、output wire led 或 inout wire gpio。IO 描述的是信号在逻辑意义上的方向和功能，它只关心“这个信号是输入还是输出、承载什么数据”，而不关心这个信号最终会接到芯片封装的哪一个引脚。可以理解为，IO 是设计对外暴露的接口，是功能层面的抽象。
2. IO 的特点
- IO 是 RTL 设计的一部分
- 只描述功能和方向
- 不关心：封装/引脚编号/驱动能力/电压标准
这些细节都在 PAD / 约束阶段 才会被处理。
3. IO 的本质
IO 是“设计对外暴露的接口”，不是物理连接点
三、PAD：IO 与 Pin 之间的桥梁
1. PAD 是什么？
PAD 则位于 IO 与 Pin 之间，是连接逻辑世界与物理世界的桥梁。PAD 通常包含输入缓冲、输出驱动、三态控制、电平转换以及 ESD 保护等电气功能。正是通过 PAD，内部的 IO 信号才能安全、可靠地连接到外部的物理 pin 上。在 ASIC 或 SoC 设计中，PAD 往往由工艺库提供；在 FPGA 中，这些 PAD 和 IO buffer 通常由综合和实现工具自动插入，设计者不需要在 RTL 中显式描述。
2. PAD 所处的位置
外部设备
│
PCB 走线
│
[ Pin ] ← 物理封装层
│
[ PAD / IO Buf] ← 工艺 / FPGA IO 资源
│
[ IO ] ← RTL 端口
│
Core Logic
PAD 属于 物理实现与逻辑设计的交界层。
从工程结构上看，信号的完整路径是：核心逻辑中的内部信号 → IO 端口 → PAD → 物理 Pin → PCB → 外部设备。IO 决定的是功能和数据流向，PAD 决定的是电气特性和方向控制，而 Pin 只决定物理位置和封装连接。这种分层设计的好处在于，逻辑设计可以独立于封装和板级实现，从而提高可移植性和可维护性。
3. 常见 PAD 类型
| PAD 类型 | 方向 | 典型用途 |
|---|---|---|
| ipad | 输入 | clk / reset / 按键 |
| opad | 输出 | LED / 中断输出 |
| iopad | 双向 | GPIO / 数据线 |
4. 抽象 PAD（RTL 视角）
在实际工程中，一个常见的原则是：核心逻辑只处理 IO，不直接接触 Pin，也不直接处理物理细节。对于需要双向通信的接口（如 GPIO），通常会通过独立的 PAD 模块来实现三态控制，而不是在核心逻辑中直接使用 inout。这种做法可以让设计在 FPGA 和 ASIC 之间更容易迁移，也让逻辑结构更加清晰。
module iopad ( input wire core_out, input wire oe, output wire core_in, inout wire pad ); assign pad = oe ? core_out : 1'bz; assign core_in = pad; endmodule四、小结
总的来说，pin、io 和 pad 分别代表了物理层、接口层和逻辑层三个不同的抽象层次。只有明确区分它们的职责边界，才能建立正确的工程直觉。
