RISC-V 五级流水线 CPU 的 Xilinx FPGA 移植操作指南

注意事项：

• create_clock 必须优先设置，否则后续时序分析无效。
• 引脚位置请根据你的开发板手册确认，切勿照搬。

时钟与复位配置

CPU 是同步电路，一切操作依赖时钟边沿。

时钟处理建议

如果希望 CPU 运行在 100MHz，但开发板只有 50MHz 晶振，使用 Xilinx 的 MMCM（Mixed-Mode Clock Manager）IP 核进行倍频。

在 Vivado 中添加 Clocking Wizard IP，配置如下：

• 输入时钟：50 MHz
• 输出时钟：100 MHz（精确周期 10.000 ns）
• 启用 Reset Type 为 High

生成后，将 clk_out1 接给 CPU 的主时钟，locked 信号可用于去抖复位。

复位同步化

FPGA 上的异步复位可能引发亚稳态。正确的做法是同步释放复位信号。

reg [1:0] rst_sync;
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) rst_sync <= 2'b00;
    else rst_sync <= {rst_sync[0], 1'b1};
end
assign sys_rst = ~rst_sync[1]; // 同步释放的复位信号

这段代码的作用是：当外部 rst_n 抬升时，经过两个时钟周期才真正释放内部复位。虽然多等了两拍，但换来的是整个系统的稳定性。

验证机制

下载 .bit 文件后，需要可见的反馈机制。

方法一：通过 ebreak 指令触发 GPIO 翻转

在汇编代码末尾插入一条陷阱指令：

li t0, 0x12345678
ebreak # 触发异常，可在异常处理中点亮 LED

在 CPU 的异常控制器中捕获 ebreak，然后驱动某个 GPIO 输出高电平。如果 LED 亮了，说明至少这条指令执行到了。

方法二：串口打印 Hello World

编写一个简单的裸机程序，通过轮询方式发送字符串：

void uart_putc(char c) {
    while (*(volatile uint32_t*)(0x80001000) & 0x80); // 等待发送空
    *(volatile uint32_t*)(0x80001000) = c;
}

int main() {
    for (int i = 0; "Hello FPGA!\r\n"[i]; i++) {
        uart_putc("Hello FPGA!\r\n"[i]);
    }
    return 0;
}

只要看到终端输出，你就知道 CPU 不仅启动了，还能正确访问外设、执行分支跳转、完成函数调用。

调试利器：ILA

尽早使用 Integrated Logic Analyzer（ILA），它是你在 FPGA 上的示波器。

推荐监控的关键信号

在 Vivado 中添加 ILA IP，勾选这些信号，重新生成比特流。下载后打开 Hardware Manager，即可实时采样波形。

实战技巧：设置触发条件为 pc_q == 32'h80000010，这样一旦程序执行到特定位置就自动抓取数据，精准定位问题。

常见故障及应对策略

以下是统计出的 Top 5 故障原因及解决方案。

问题 1：PC 一直停在 0x0000_0000

可能原因：

• 复位没释放（检查 sys_rst 是否持续为高）
• 时钟没进来（用 ILA 查看 clk 是否稳定振荡）
• IMEM 初始化失败（COE 文件未加载）

解决方案：

• 用 ILA 监控 clk 和 sys_rst，确保时钟正常且复位在几毫秒内释放。
• 检查 .coe 文件路径是否被正确引用，内容格式是否符合要求。

问题 2：流水线卡死在 lw 指令

典型症状：

• MEM 阶段的 mem_read 信号拉高，但 WB 阶段拿不到数据。
• stall 信号一直为 1。

根本原因：

• 数据冒险处理缺失！lw 后紧跟着使用该数据的指令，必须插入暂停周期。

修复方法： 在 ID 阶段加入流水线互锁逻辑：

wire id_ex_mem_read = ex_stage_mem_read && (ex_rd != 0);
wire id_use_ex_result = (id_rs1 == ex_rd || id_rs2 == ex_rd) && (id_rs1 != 0 || id_rs2 != 0);
assign stall = id_ex_mem_read && id_use_ex_result;

并确保在 stall 期间冻结 PC 和 IF/ID 寄存器。

问题 3：BRAM 写入的数据读不出来

常见错误：

• 地址未对齐：RISC-V 要求字访问地址必须 4 字节对齐，但你传的是字节地址。
• 时钟域混用：IMEM 用 clk，DMEM 却误接了其他时钟。

解决办法：

• 访问 BRAM 时，地址左移两位：dmem_addr = cpu_addr[31:2]
• 所有存储器统一使用同一个时钟源，避免跨时钟域问题。

问题 4：UART 波特率不准，接收乱码

真相： 你算错了分频系数！

假设系统时钟 100MHz，目标波特率 115200：

baud_div = 100_000_000 / (16 * 115200) ≈ 54.24

向下取整为 54，实际波特率为：

实际波特率 = 100MHz / (16 × 54) ≈ 115740 → 误差 >0.4%

虽然看起来小，但累积误差会导致帧错误。

建议使用分数分频或提高基准时钟精度（如 92.16MHz 晶振）。

扩展方向

这个平台的强大之处在于它的可扩展性。

可拓展方向建议

例如，你可以实现一个简易的 sleep() 函数，依赖 Timer 中断唤醒；或者给 AES 加解密添加专用指令，速度提升十倍以上。

总结

当你第一次在串口看到 Hello World 从自己写的 CPU 中输出时，那种成就感难以言喻。RISC-V 的魅力在于自由。你可以修改指令集、重写流水线、甚至尝试双发射或乱序执行。而 FPGA，则是你把这些想法变成现实的沙盒。掌握从指令集到硬件实现的全栈能力，已经成为高端嵌入式工程师的核心竞争力。