RS485 收发器在 FPGA 中的应用及毛刺处理

设计思路与背景

工程实践中，往往遵循'四成设计、两成编码、四成调试'的节奏。明确设计思路，精准定位问题，对后期迭代至关重要。今天重点讨论一个常见痛点：RS485 收发器使能切换引发的毛刺问题。

在实际项目中，我们常遇到两个核心疑问：什么时候需要用到 RS485 收发器？为何其使能转变会引起毛刺？又该如何规避 FPGA 的时序误判？

RS485 收发器基础

硬件选型

RS485 收发器是一类集成电路芯片，核心作用是在微控制器（如 FPGA、MCU）的逻辑电平（TTL，0V/3.3V 或 0V/5V）与 RS485 差分信号之间进行双向转换。大多数收发器具备使能控制引脚（DE 或 RE），允许主控灵活切换发送或接收模式，支持半双工通信。

微控制器输出的低电压逻辑电平适合短距离内部通信，但长距离传输易受电磁干扰和线路衰减影响。RS485 标准通过两根信号线（A/B 或 +/-）之间的电压差表示数据，抗干扰能力强，适合工业现场。

关键特性：

• 差分传输：利用电压差抑制共模噪声。
• 阻抗匹配：总线两端配置 120 欧姆终端电阻，减少信号反射。
• 典型型号：如 SP3485，支持 485/422，差分电压范围 -7V~12V。

自动方向控制

当收发器没有专用的 DE 或 RE 控制引脚时，可采用具备自动方向控制功能的芯片。这类芯片内部集成智能逻辑，根据 TXD 信号电平变化自动管理数据流向。

特性	标准收发器（带 DE/RE）	自动方向控制收发器
控制方式	软件手动控制，需 GPIO 与精确时序	硬件自动控制，检测 TXD 电平
硬件复杂度	较高，需连接控制线	较低，仅需 TXD/RXD 和电源
软件复杂度	较高，需编程方向切换	较低，如同操作普通 UART
可靠性	依赖软件时序正确性	由硬件保证，更精确可靠
适用场景	通用应用，开发者完全控制	引脚紧张，追求简便可靠

协议与时序异常

FPGA 基于 RS485 可实现 UART、EnDat 等协议。以 EnDat 协议为例，状态跳转通常如下：

1. FPGA 进入 SEND_ORD 状态，主机发送指令。
2. 指令发送后，进入 WAIT 状态，等待从机返回高电平起始位。
3. 检测到高电平，进入 START_BIT 状态。