Verilog 语法详解：从入门到精通
一、Verilog 核心定位与语法框架
1. 核心特点
- 并行性：模块内的所有语句（如 assign、always 块）同时执行（对应硬件的并行工作），而非按代码顺序执行。
- 硬件映射：每段语法都对应明确的硬件（如 reg 对应寄存器，wire 对应导线，and 对应与门）。
- 层次化：通过'模块定义 + 例化'实现复杂设计。
2. 基本语法框架
Verilog 程序由模块（Module）组成，模块是最小的可综合单元（可被综合器转化为硬件）。一个完整的 Verilog 代码结构如下：
// 1. 宏定义（可选，全局生效）
`define WIDTH 8 // 大写命名，编译时替换
// 2. 模块定义（必须，可综合代码的核心）
module 模块名(
// 端口列表：输入/输出/双向
input [WIDTH-1:0] i_data, // 输入端口（8 位）
input i_clk, // 时钟输入（1 位）
input i_rst_n, // 同步复位（低有效）
output reg [WIDTH-1:0] o_data // 输出端口（寄存器型，8 位）
);
// 3. 内部信号定义（wire/reg/parameter 等）
wire [WIDTH-1:0] w_temp; // 线网型信号（导线）
reg [3:0] r_cnt; // 寄存器型信号（计数器）
// 4. 逻辑描述（组合逻辑/时序逻辑）
// 组合逻辑：assign 连续赋值（对应 wire）
assign w_temp = i_data + 1'b1;
// 时序逻辑：always 块（时钟触发，对应寄存器）
always @(posedge i_clk) begin
if (!i_rst_n) begin // 复位逻辑（优先级最高）
o_data <= 8'd0;
r_cnt <= 4'd0;
end else begin
o_data <= w_temp; // 寄存器赋值（<= 非阻塞赋值）
r_cnt <= r_cnt + 1'b1;
end
end
endmodule // 模块结束（必须与 module 成对）
Verilog 是硬件描述语言（HDL）的核心标准之一，用于描述数字电路的结构和行为，最终映射为实际硬件（如 FPGA、ASIC）。与软件语言（C/C++）的'串行执行'不同，Verilog 的核心是'并行硬件映射'——代码的每一部分都对应具体的电路（导线、寄存器、逻辑门等）。
二、基础语法：模块与端口
1. 模块定义（Module Definition）
模块是 Verilog 的基本单元，语法格式：
module 模块名 (端口 1, 端口 2,..., 端口 N); // 端口声明 + 内部信号 + 逻辑描述
endmodule
- 模块名：大小写敏感，建议与文件名一致（如 top.v 对应模块 top）。
- 端口列表：必须在模块开头声明，或在模块内显式声明（推荐前者，可读性强）。
2. 端口类型与声明
端口按方向分为 3 类，需明确声明类型（input/output/inout）和位宽（默认 1 位）：
| 端口类型 | 功能描述 | 硬件映射 | 允许连接的信号 |
|---|---|---|---|
| input | 模块输入（外部→模块） | 导线（wire） | 父模块的 wire/reg/常量 |
| output | 模块输出（模块→外部） | 导线（wire） | 父模块的 wire（不可常量） |
| inout | 双向端口（模块↔外部） | 导线（wire） | 父模块的 wire（需三态） |
