Vitis 实战：从零将 AI 模型部署到 FPGA

vai_c_onnx \
  --arch /opt/vitis_ai/compiler/arch/DPUCZDX8G/KV260.json \
  --model quantized/mobilenet_v2_int.onnx \
  --output_dir compiled/

成功后会生成 .xmodel 文件，其中包含网络结构、量化参数及 DPU 调度信息。同时还会生成 .xclbin 比特流文件，需在 Vitis IDE 中构建用于配置 FPGA 逻辑。

板端验证与推理脚本

将关键文件拷贝到 KV260 开发板：

scp compiled/*.xmodel root@kv260:/root/models/
scp system.xclbin root@kv260:/root/

编写推理脚本进行验证：

from vai.dpu import runner
import numpy as np
import cv2

r = runner.Runner("compiled/mobilenet_v2.xmodel")
input_tensor = r.get_input_tensors()[0]
output_tensor = r.get_output_tensors()[0]

img = cv2.imread("test.jpg")
resized = cv2.resize(img, (224, 224))
normalized = (resized.astype(np.float32) - 128.0) / 128.0
input_data = np.expand_dims(normalized, axis=0).astype(np.int8)

results = r(input_data)
logits = results[0]
pred_class = np.argmax(logits)
print(f"Predicted class: {pred_class}, score: {logits[pred_class]:.3f}")

实际测试中，延迟平均 0.8ms/帧，完全满足实时视频流处理需求。

DPU 架构解析

DPU 是一种空间计算架构，不同于 CPU 的高频串行执行，它将大量 MAC 单元排成阵列，在一个周期内完成整块卷积运算。以 DPUCZDX8G 为例，核心设计包括指令控制器、权重缓存（SRAM）、特征图缓存及 MAC 阵列。做 3×3 卷积时，DPU 会一次性加载 9 个权重进入片上内存，利用流水线机制持续输出结果，极大降低外部 DDR 访问压力。

常见问题排查

实际项目中难免遇到阻碍，以下是常见问题的解决方案：

1. 模型编译报错 Unsupported OP 原因通常是 DPU 不支持某些 ONNX 算子（如 NMS、ROI Pooling）。解法是将主干网络和头部分开，只加速 Backbone，在 Host CPU 上完成非标准操作。也可使用 xir.Graph 手动分割子图。

2. 推理结果为 0 或 NaN 多因量化失败或输入归一化错误。检查输入预处理是否使用了训练时的 mean/std，打印每一层输出范围定位溢出层，增加校准图像多样性。

3. 性能低于预期 可能是数据搬运瓶颈。建议使用 Zero-Copy Buffer 减少内存拷贝，启用 DMA 双缓冲实现流水线处理，边缘场景优先考虑批处理大小设为 1 以降低延迟。

总结

对于嵌入式 AI 工程师，若面临低延迟、低功耗及长期稳定运行的需求，FPGA + Vitis 是一条值得投入的技术路线。它带来的性能飞跃和能效优势，是在真实产品中站稳脚跟的关键。随着 Kria 系列等模块化 AI 套件推出，FPGA 部署正变得愈发便捷。掌握 Vitis，不仅是学会一个工具链，更是拥抱用软件方式定义硬件的新思维方式。