Vivado AXI4-Stream Data FIFO 配置与仿真记录

Enable programmable full 设为 No。

如果项目里需要更早的流控，可以自己设阈值，比如提前几百拍就开始限流。但这次测试没必要把接口再复杂化。

读侧也开了对应的状态信号。

Enable read data count 设为 Yes，生成 axis_rd_data_count。

Enable almost empty 设为 Yes，生成 almost_empty。

Enable programmable empty 设为 No。

如果是独立时钟模式，读写计数值属于各自的时钟域，读起来会有一点延迟和差异；同步模式下就简单得多，两个计数一般是一致的。这个差别在看波形时要有心理预期，不然很容易误以为计数不对。

官方例程可以直接拿来跑。

我这里主要看了三件事。

先是写速率比读速率快两倍的情况。例程里把 s_axis_tready 做成了周期性翻转：

always @(posedge aclk) begin if(areset) ... else begin s_axis_tready <= ~s_axis_tready; // 核心逻辑：每周期翻转一次 end end 

这段逻辑的作用很直接：人为制造 backpressure。上游一会儿能写，一会儿不能写，FIFO 就只能把多出来的数据先塞进内部存储里。这样最容易看出缓存和满标志是不是按预期工作。

第二个现象是 tlast 一直为 1。原因也不绕，测试代码里复位后就是这么写的，属于显式赋值，不是 FIFO 自己推出来的。

第三个点是 FIFO 快满以后，读写节奏会逐渐对齐。这个现象在波形里很明显，说明 FIFO 已经进入正常的流控状态，前后端都开始围着缓冲深度做节拍调整。

自测

我自己又写了一个简单的 testbench，用来把写入、读取和状态信号都过一遍：

`timescale 1ns / 1ps
module tb_axis_data_fifo();
//-------------------------------------------------------------------------
// 1. 信号定义
//-------------------------------------------------------------------------
// 时钟与复位
reg clk;
reg resetn;
// Slave 接口 (写入端)
reg s_axis_tvalid;
wire s_axis_tready;
reg [7:0] s_axis_tdata;
reg s_axis_tlast;
// Master 接口 (读取端)
wire m_axis_tvalid;
reg m_axis_tready;
wire [7:0] m_axis_tdata;
wire m_axis_tlast;
// 状态信号
wire [31:0] axis_wr_data_count;
wire [31:0] axis_rd_data_count;
wire almost_empty;
wire almost_full;
//-------------------------------------------------------------------------
// 2. DUT (Device Under Test) 实例化
//-------------------------------------------------------------------------
axis_data_fifo_0 dut (
    .s_axis_aresetn (resetn), // input wire s_axis_aresetn
    .s_axis_aclk (clk), // input wire s_axis_aclk
    // 写端口 (Slave)
    .s_axis_tvalid (s_axis_tvalid), // input wire s_axis_tvalid
    .s_axis_tready (s_axis_tready), // output wire s_axis_tready
    .s_axis_tdata (s_axis_tdata), // input wire [7 : 0] s_axis_tdata
    .s_axis_tlast (s_axis_tlast), // input wire s_axis_tlast
    // 读端口 (Master)
    .m_axis_tvalid (m_axis_tvalid), // output wire m_axis_tvalid
    .m_axis_tready (m_axis_tready), // input wire m_axis_tready
    .m_axis_tdata (m_axis_tdata), // output wire [7 : 0] m_axis_tdata
    .m_axis_tlast (m_axis_tlast), // output wire m_axis_tlast
    // 状态信号
    .axis_wr_data_count (axis_wr_data_count), // output wire [31 : 0] axis_wr_data_count
    .axis_rd_data_count (axis_rd_data_count), // output wire [31 : 0] axis_rd_data_count
    .almost_empty (almost_empty), // output wire almost_empty
    .almost_full (almost_full) // output wire almost_full
);
//-------------------------------------------------------------------------
// 3. 时钟生成 (100MHz)
//-------------------------------------------------------------------------
initial begin
    clk = 0;
    forever #5 clk = ~clk; // 周期 10ns
end
//-------------------------------------------------------------------------
// 4. 辅助任务：发送数据包
//-------------------------------------------------------------------------
// 参数：发送的数据个数
task write_packet(input [31:0] length);
integer i;
begin
    @(posedge clk); // 同步到时钟沿
    wait(resetn == 1);
    $display("[Writer] Start writing packet of length %0d at time %0t", length, $time);
    for (i = 0; i < length; i = i + 1) begin
        s_axis_tvalid <= 1'b1;
        s_axis_tdata <= i[7:0]; // 数据内容就是简单的 0, 1, 2...
        // 如果是最后一个数据，拉高 tlast
        if (i == length - 1) s_axis_tlast <= 1'b1;
        else s_axis_tlast <= 1'b0; // 等待握手成功 (tvalid & tready 均为高)
        do begin
            @(posedge clk);
        end while (s_axis_tready == 1'b0); // 如果 FIFO 满，tready 会拉低，这里会阻塞等待
    end
    // 发送完毕，拉低信号
    s_axis_tvalid <= 1'b0;
    s_axis_tlast <= 1'b0;
    $display("[Writer] Packet writing finished at time %0t", $time);
end
endtask
//-------------------------------------------------------------------------
// 5. 主测试激励 (Stimulus)
//-------------------------------------------------------------------------
initial begin
    // 初始化信号
    resetn = 0;
    s_axis_tvalid = 0;
    s_axis_tdata = 0;
    s_axis_tlast = 0;
    m_axis_tready = 0;
    // 初始状态下不读取数据，为了测试 Full 信号
    // 1. 复位序列
    $display("--- Test Start: Reset ---");
    #100;
    resetn = 1;
    #20;
    // 2. 写入测试：在不读取的情况下写入数据
    // 假设 FIFO 深度较小，或者我们只是为了观察 Wr_count 增加
    // 此时 m_axis_tready = 0，数据会堆积在 FIFO 中
    $display("--- Test Phase 1: Write only (Fill FIFO) ---");
    write_packet(16); // 写入 16 个数据
    // 观察一段时间状态
    #50;
    $display("Status Check: WR Count = %0d, RD Count = %0d, Almost Full = %b", axis_wr_data_count, axis_rd_data_count, almost_full);
    // 3. 读取测试：打开读使能，排出数据
    $display("--- Test Phase 2: Enable Read (Drain FIFO) ---");
    @(posedge clk);
    m_axis_tready = 1; // 允许读取
    // 等待数据读完（简单起见，延时等待）
    wait(axis_rd_data_count == 0 && m_axis_tvalid == 0);
    #100;
    // 4. 并发读写测试
    $display("--- Test Phase 3: Concurrent Read & Write ---");
    m_axis_tready = 1; // 保持读取开启
    write_packet(32); // 再次写入 32 个数据
    #200;
    $display("--- Test Finished ---");
    $stop;
end
//-------------------------------------------------------------------------
// 6. 监控模块 (Monitor)：打印读出的数据
//-------------------------------------------------------------------------
always @(posedge clk) begin
    if (m_axis_tvalid && m_axis_tready) begin
        $display("[Reader] Read Data: %h (Last: %b) at time %0t", m_axis_tdata, m_axis_tlast, $time);
    end
end
endmodule

仿真结果和预期一致。AXI4-Stream 这类接口本质上就是把读写拆成两条握手链路，FIFO 负责中间那段缓冲。逻辑不算花哨，但把 TREADY、计数器和边带信号看明白，后面接别的 IP 会省很多时间。