基于 Vivado IP 核的 LVDS 高速通信链路实现方案

注意事项：

• DIFF_TERM TRUE 表示启用片内 100Ω终端电阻，省去外置电阻。
• 管脚必须位于支持 LVDS 的 IO Bank 内（通常是 Bank 13/14/15/16 等）。
• 差分对的 P/N 引脚必须成对分配，不能单独绑定。

Step 2：恢复随路时钟 —— 使用 IBUFDS

随路时钟（Source-Synchronous Clock）是从源端同步发出的，用于接收方采样。我们需要先把它恢复出来：

wire rx_clk_unbuf;
wire rx_clk;
IBUFDS #( .DIFF_TERM("TRUE"), .IBUF_LOW_PWR("TRUE") ) ibufds_clk (
    .I(rx_clk_p),
    .IB(rx_clk_n),
    .O(rx_clk_unbuf)
);
BUFG bufg_clk (
    .I(rx_clk_unbuf),
    .O(rx_clk)
);

这里用了两级缓冲：

• IBUFDS：完成差分到单端转换；
• BUFG：全局时钟网络，降低抖动，确保时钟到达所有寄存器的延迟一致。

Step 3：动态调节输入延迟 —— IDELAYCTRL + IDELAYE2

这是保证稳定采样的关键一步！

由于 PCB 走线不可能完全等长，数据和时钟之间可能存在几百 ps 的偏移。如果不加补偿，采样点可能落在眼图边缘甚至跳变沿上，导致误码。

解决方案：插入可编程延迟单元 IDELAY，手动把数据'推后'一点，直到落在安全区。

先实例化延迟控制器：

IDELAYCTRL idelayctrl_inst (
    .REFCLK(clk_200mhz), // 推荐使用 200MHz 参考时钟
    .RST(rst_n),
    .RDY(idelay_rdy) // 校准完成标志
);

REFCLK 一般来自 MMCM 倍频后的时钟（例如 100MHz → 200MHz），精度越高，延迟抽头越准。

再为每个数据位添加 IDELAY：

genvar i;
generate
    for (i = 0; i < 4; i = i + 1) begin : gen_delay
        wire data_in_ddr;
        wire delayed_data;
        // 差分输入转单端
        IBUFDS #( .DIFF_TERM("TRUE") ) ibufds_data (
            .I(rx_data_p[i]),
            .IB(rx_data_n[i]),
            .O(data_in_ddr)
        );
        // 插入可调延迟
        IDELAYE2 #( .DELAY_SRC("IDATAIN"), .SIGNAL_PATTERN("DATA"), .HIGH_PERFORMANCE_MODE("TRUE"), .CINVCTRL_SEL("FALSE"), .DELAY_VALUE(5) // 初始值设为 5 个 tap
        ) idelay_inst (
            .IDATAIN(data_in_ddr),
            .DATAOUT(delayed_data),
            .C(clk_200mhz),
            .LD(idelay_load),
            .CE(1'b0),
            .INC(1'b0),
            .LDPIPEEN(1'b0),
            .CNTVALUEIN(4'd0),
            .CNTVALUEOUT(),
            .RST(rst_n),
            .REFCLK(),
            .CEMASK(),
            .CLKIN()
        );
        // 双沿采样
        IDDR #( .DDR_CLK_EDGE("SAME_EDGE"), // 上升沿采 D1，下降沿采 D2
            .INIT_Q1(1'b0),
            .INIT_Q2(1'b0),
            .SRTYPE("SYNC")
        ) iddr_inst (
            .Q1(data_q1[i]),
            .Q2(data_q2[i]),
            .C(rx_clk),
            .CE(1'b1),
            .D(delayed_data),
            .R(1'b0),
            .S(1'b0)
        );
    end
endgenerate

解读重点：

• IDELAYE2 的单位延迟约为 78ps（Kintex-7），总共可调约 1250ps（16 抽头）。
• 初始值可以设为 5~8，后续通过 ILA 观察调整至最佳位置。
• IDDR 实现双沿采样，将 DDR 数据变为两个并行字节：data_q1（上升沿）和 data_q2（下降沿）。

Step 4：拼接数据 & 跨时钟域处理

假设原始数据是 DDR 传输的 8bit 并行流，那我们可以这样重组：

reg [7:0] data_reg;
always @(posedge rx_clk) begin
    data_reg <= {data_q2[3], data_q2[2], data_q2[1], data_q2[0], data_q1[3], data_q1[2], data_q1[1], data_q1[0]};
end

但这还没完！如果下游逻辑运行在另一个时钟域（比如 AXI 总线时钟），必须加异步 FIFO 隔离：

// 使用 FIFO Generator IP 核生成异步 FIFO
fifo_generator_0 u_fifo (
    .rst(fifo_rst),
    .wr_clk(rx_clk),
    .rd_clk(axi_clk),
    .din({8{data_valid}, data_reg}),
    .wr_en(data_valid),
    .dout(fifo_out),
    .full(fifo_full),
    .empty(fifo_empty),
    .valid(fifo_valid)
);

这样既解决了跨时钟域亚稳态问题，又能应对突发流量导致的瞬时拥塞。

四、时序约束怎么写？这才是成败的关键！

很多人忽视 XDC 约束，结果综合后报告一堆时序违例还不知道哪出了问题。

必须添加的核心约束：

# 定义随路时钟周期（假设为 10ns，即 100MHz）
create_clock -name rx_clk_pin -period 10 [get_ports rx_clk_p]
# 输入延迟约束（相对于随路时钟）
set_input_delay -clock rx_clk_pin -max 2.5 [get_ports rx_data_p[*]]
set_input_delay -clock rx_clk_pin -min 0.5 [get_ports rx_data_p[*]] -clock_fall
# 如果有多个数据组，分别定义
set_input_delay -clock rx_clk_pin -max 2.5 -clock_fall [get_ports rx_data_p[*]]
set_input_delay -clock rx_clk_pin -min 0.5 -clock_fall [get_ports rx_data_p[*]]
# 忽略 IDELAY 内部路径（已由器件建模覆盖）
set_false_path -through [get_cells -filter {NAME =~ *idelay*}]

提示：

• max/min 值需根据实际信号飞时间（flight time）估算，可用仿真工具辅助分析。
• 若使用系统同步而非源同步，则需改为 create_generated_clock 方式定义。

五、调试技巧：如何快速定位 LVDS 通信故障？

即使一切都配置正确，也可能因为环境变化导致采样失败。以下是几个实用的调试方法：

1. 用 ILA 抓波形看'眼图质量'

把 delayed_data 和 rx_clk 加入 ILA 观测，逐步调节 IDELAY 的 CNTVALUEIN，观察何时数据最稳定。

理想状态：数据在时钟上升/下降沿中间切换，形成清晰的眼图。

2. 扫描法自动寻找最优延迟点

写一段简单的状态机，循环加载不同延迟值（0~15），记录哪个值下误码率最低：

always @(posedge clk_200mhz or negedge rst_n) begin
    if (!rst_n) begin
        cnt_val <= 0;
        best_point <= 0;
    end else if (scan_en) begin
        if (error_detected == 0 && cnt_val < 15)
            cnt_val <= cnt_val + 1;
        else
            best_point <= cnt_val; // 记录最佳位置
    end
end

类似'训练模式'，可用于自适应环境变化。

3. 检查电源与热效应

LVDS Bank 的供电稳定性直接影响信号完整性。建议：

• 在电源引脚附近放置多个 0.1μF 陶瓷电容；
• 高速 Bank 远离数字开关噪声源；
• 高温环境下重新校准 IDELAY，避免温漂导致失锁。

六、进阶思路：还能怎么优化？

一旦基础通路打通，你可以进一步拓展功能：

✅ 多通道对齐（Channel Bonding）

对于 Camera Link 或多通道 ADC，需确保各通道间采样同步。可通过共享 IDELAYCTRL 并统一加载延迟值实现。

✅ 动态重配置

利用 Xilinx Dynamic Reconfiguration Port（DRP）接口，在运行时修改 IDELAY 值，实现闭环反馈调节。

✅ 发送方向同样适用 ODDR

发送 LVDS 数据时，只需反向使用 ODDR + OBUFDS 即可：

ODDR #( .DDR_CLK_EDGE("SAME_EDGE") ) oddr_inst (
    .Q(lvds_tx_p),
    .C(wr_clk),
    .CE(1'b1),
    .D1(tx_data[0]),
    .D2(tx_data[1])
);
OBUFDS obufds_inst (
    .I(lvds_tx_p),
    .O(tx_p),
    .OB(tx_n)
);

掌握这套