Vivado FPGA 开发流程详解

2. 定义端口（可选）。若在此处定义，文件会自动生成端口代码。
   • 未说明类型默认 wire，可根据情况定义为 reg（如 output reg q）。

3. 设计文件创建完成。

三、编写代码

1. 代码以 D 触发器为例：

`timescale 1ns / 1ps // 时间单位/精度
module dff( // D 触发器
    input wire clk, // 时钟信号
    input wire d,   // 输入信号
    output reg q,   // 输出信号
    output reg q_n  // 输出信号取反
);
    always@(posedge clk) begin
        q <= d;
        q_n <= !d;
    end
endmodule

2. 保存后编译（Run Synthesis），修改报错直到通过。
   • 编译按钮如图所示。点击后设置 Number of Jobs（CPU 工作线程数，视电脑配置而定）。
   • 编译报错可在 Messages 窗口查看，重点关注 Error。

四、仿真验证

1. 编译成功后创建仿真文件并完成代码编写，参考上述设计文件创建步骤（需选择 Add or Create Simulation Source）。
   • Testbench 代码如下：

`timescale 1ns / 1ps
module dff_tb();
    reg clk_sim;
    reg d_sim;
    wire q_sim;
    wire q_n_sim;
    
    always #10 clk_sim = ~clk_sim; // 每 10 个时间单位翻转，周期为 20
    
    initial begin
        clk_sim = 0;
        d_sim = 0;
        #20;      // 延时 20ns
        d_sim = 1;
        #40;
        d_sim = 0;
        #100;
        $stop;     // 停止仿真
    end
    
    dff dff_inst(
        .clk (clk_sim),
        .d   (d_sim),
        .q   (q_sim),
        .q_n (q_n_sim)
    );
endmodule

2. 保存后编译（Run Synthesis），修改报错直到通过。

3. 波形仿真：点击 Run Simulation。

   • 注意：当有多个 tb 文件时，选中要仿真的 tb 文件右键设为 "Active"。
   • 注意：Vivado 仿真上限时间在 Tool Settings -> Simulation 中设置。

波形如图，每当 clk 上升沿到来时 q 输出 d 的值，说明代码实现 D 触发器功能无误。

五、配置管脚

1. 运行 Implement（跑成功后会解锁 Run Simulation 里最后两个禁用的仿真选项）。

2. 跑完后点击 Open Implemented Design，再到状态栏点击 Window -> I/O Ports。
   • 分配引脚（分配过的 Fixed 栏会自动打勾），设置相关参数（通常 I/O Standard 为 LVCMOS33）。

3. Ctrl+S 保存，完成命名后 OK 会生成 XDC 约束文件，约束文件打开位置如图所示。

六、生成 Bitstream 文件并烧录

1. 生成 bit 流文件。

2. 按图示步骤点击，自动连接硬件。确保开发板已连接且通电，否则无法识别。

3. 烧录：连接开发板后会显示芯片型号（对应新建工程时选择的型号），右键型号后点击 "Program Device"，再点 Program 进行烧录。