针对 7 Series, UltraScale, UltraScale+ FPGAs 以及 MPSoC 器件使用 LVDS 的注意事项:
1. 适用范围
- 器件系列:7 Series, UltraScale, UltraScale+, Zynq UltraScale+ MPSoC。
- 涉及 IO 类型:High Performance (HP) Banks, High Range (HR) Banks, High Density (HD) Banks。
2. 电源电压 (VCCO) 与 输入/输出 的限制
这是该指南的核心内容,根据 Bank 类型和是用作输入还是输出,规则有所不同:
A. LVDS 输出 (Outputs)
- 严格的电压要求:LVDS 输出驱动器对 Bank 电压(VCCO)有严格要求,必须匹配标准电压。
- HP Banks (LVDS): VCCO 必须为 1.8V。
- HR/HD Banks (LVDS_25): VCCO 必须为 2.5V。
- 不支持 3.3V 输出:这些器件不支持
LVDS_33标准。你不能在 VCCO 为 3.3V 的 Bank 中使用 LVDS 输出。
B. LVDS 输入 (Inputs)
- 宽松的电压要求:输入端的 VCCO 电压要求相对宽松,可以不完全匹配标准电压,但有前提条件。
- HP Banks: 即使 VCCO 不是 1.8V,也可以使用 LVDS 输入。
- HR/HD Banks: 即使 VCCO 不是 2.5V,也可以使用 LVDS_25 输入。
- 关键限制 (Termination):
- 如果在 VCCO 电压不匹配的情况下使用 LVDS 输入(例如在 2.5V 或 3.3V 的 Bank 中接收 1.8V LVDS 信号,或在非 2.5V Bank 接收 LVDS_25),必须将
DIFF_TERM属性设置为FALSE。 - 这意味着你不能使用片内终端电阻,必须在 PCB 上使用外部差分终端电阻(通常为 100Ω)。
- 如果在 VCCO 电压不匹配的情况下使用 LVDS 输入(例如在 2.5V 或 3.3V 的 Bank 中接收 1.8V LVDS 信号,或在非 2.5V Bank 接收 LVDS_25),必须将
3. 电气参数合规性 (Signal Integrity)
无论 VCCO 如何连接,必须确保驱动端的信号电平满足 FPGA 接收端的规范(参考具体器件的数据手册 Data Sheet):
- VOD (差分输出电压) & VOCM (共模输出电压):驱动芯片的输出必须落在 FPGA 接收端的
VIDIFF和VICM允许范围内。 - VIN (输入电压范围):输入信号的绝对电压电平不能超过 Data Sheet 中规定的
VIN绝对最大额定值(通常与 VCCO 相关,需注意过压风险)。
4. 关于 'LVDS_33' 的特别说明
- 无原生支持:现代 Xilinx FPGA(7 系列及以后)没有
LVDS_33I/O 标准。 - 兼容性设计:如果需要连接旧款 FPGA 或其他芯片的 3.3V LVDS 信号:


