FPGA 中快速傅里叶变换（FFT）的实现与配置

1. 芯片接入

clk、reset_n 就不说了，熟面孔，一个是时钟信号，一个是低电平复位信号。

左边最下面的 inverse（反向）输入的 0 代表 FFT 正变换，1 代表 FFT 逆变换。

sink_valid（信号的有效）这个自然是直接输入 1（有些模块的信号输出存在暂时没准备好信号的正常输出，valid 应输入 0 的可能）。

sink_ready（信号的准备）是芯片给外部发出可以输入信号的'准备好了'的信号。

sink_error（信号的错误）这个自然也是直接输入 2'b00，高低位分别代表实部和虚部的信号是否正确。为什么不直接说高电平有效呢？有人会误解，以为高电平是有效的输入，其实是高电平代表这个引脚的功能生效，即数据错误，不进行运算。

sink_sop 和 sink_eop 是输入信号的起始标识和结束标识一般二者间隔为设置的 N 点 FFT 的 N 倍时钟，高电平有效。

sink_real 和 sink_imag 分别是输入信号的实部和虚部。如果是 FFT 正变换，那一般只有实部，信号采集的内容放在 sink_real，sink_imag 直接放入 0。如果是 FFT 反变换，那么就分别放入实部和虚部。

除了 source_exp（信号的指数）外，source_与 sink_完全对称相反，就不多说了，输入换成输出、输出换成输入，功能相同。source_exp 要配合着 source_real 和 source_imag 一起用，也就是前文我在 Block Floating Point 中说的，一个公共的、仍能保证数据有效的指数值。

2. 数据准备

数据准备中，最重要的是起始符和结束符、输入信号要换成补码的和格式。

起始符的上升沿即代表数据开始输入了，结束符的上升沿代表数据结束输入。结束符在起始符的前一个时钟信号上升沿开始。这个留个心眼就行，如果能有仿真就更好了。

3. 数据处理

获取了输出数据的实部、虚部、指数后，首先进行实部和虚部的补码换成原码，再能量谱的转换。

在输出数据有效的情况下，获取起始符和结束符，注意幅频特性线的对称性，只能取起始和截止的一半，及 N 点 FFT 只去频谱的前 N/2 部分，后半部分与前半部分完全对称。

4. 代码实现

这里我就放中间截取的代码块了。

// 1024 points FFT and search peak // Use 1024kHz sampling frequency, for the resolution frequancy will be about 1kHz
// The two signal frequancy in the FFT will be saved in Var fft_out[0] and fft_out[1]
wire signed [11:0] Data_signed;
assign Data_signed = Din[11] ? Din - 12'h800 : Din + 12'h800; // 偏移至有符号范围（-2048~2047）
reg [9:0] sample_count; // 0~1023
always @(posedge clk1024k) begin
    if (sample_count == 10'd1023) sample_count <= 0;
    else sample_count <= sample_count + 1;
end
// Gain FFT frame
wire sink_sop;
wire sink_eop;
assign sink_sop = (sample_count == 10'd0);
assign sink_eop = (sample_count == 10'd1023);
wire [11:0] real_out;
wire [11:0] imag_out;
wire source_valid;
wire freq_start;
wire freq_end;
wire [ 5:0] exp;
fft1024 u_fft (
    .clk (clk1024k),
    .reset_n (1),
    .inverse (0),
    .sink_valid (1),
    .sink_sop (sink_sop),
    .sink_eop (sink_eop),
    .sink_real (Data_signed),
    .sink_imag (12'b0),
    .sink_error (2'b00),
    .source_ready (1),
    .source_valid (fft_valid),
    .source_real (real_out),
    .source_imag (imag_out),
    .source_error (),
    .source_sop (freq_start),
    .source_eop (freq_end),
    .source_exp (exp)
);
// Gain magnitude
wire [ 11:0] real_num;
wire [ 11:0] imag_num;
wire [ 23:0] power;
assign real_num = real_out[11] ? (~real_out + 1) : real_out;
assign imag_num = imag_out[11] ? (~imag_out + 1) : imag_out;
assign power = (real_num * real_num) + (imag_num * imag_num);
wire [11:0] magnitude_temp;
wire [17:0] magnitude;
sqrt u_sqrt(
    .radical(power),
    .q(magnitude_temp)
);
assign magnitude = magnitude_temp << exp;
// Get spectrum
reg [ 9:0] cnt;
reg freq_end_d;
always @(posedge clk1024k) begin
    if (freq_start) cnt <= 0;
    else if (fft_valid) cnt <= cnt + 1;
    if (fft_valid && cnt <= 10'd512) begin
        // magnitude 即为当前频率下的幅频特性线
    end
end

四、注意事项

先前配置操作的时候一直不知道哪里出错了，每次输入数据的时候，都没能够得到预期结果，在分级调试后发现，问题常常出现在 FFT 的这个模块芯片上。现在回想起来，可能是数据输入模式上出现的问题，即在 Data Flow 的选择上出现了问题。之前说过，对 FPGA 的内存的使用理解不是很深，除了 Streaming 的输入方式，其他的都或多或少要用到内存，导致了 FFT 的输出错乱。当然也不排除即便使用了 Streaming 的输入方式，在起始标志和结束标志上的运算错误导致的 FFT 输出错乱的问题。

所以依自己的看法：1.不太会使用内存的，建议使用 Streaming；2.使用的 Streaming 的输入方式，起始标志和结束标志的需要仔细地推演（有仿真的话更好），不要出现标志符错位的现象。

总结

满足工程需要，从自己的角度，还是用系统的 IP 核配置一下更好。以上方案是根据自己对理论的理解、在实际操作中保留下来的正确的做法，存在小漏洞实属正常，遇到大问题请指出。