前言
初学 FPGA 时，很多人都会遇到这种情况：代码能综合、能生成 bit 文件，但一下载到板子上就'表现不对'甚至直接不工作。真正的问题，往往不是语法，而是没有建立完整的 FPGA 开发流程认知。本文结合课堂笔记与工程经验，带你从 Verilog 代码 → 芯片硬件 → 稳定跑板，一次性理清 FPGA 的完整开发逻辑。
一、先说结论：FPGA 到底在'开发'什么？
FPGA 开发的本质目标只有一句话：
让用硬件描述语言描述的电路，在目标 FPGA 芯片上'功能正确 + 性能稳定'地运行。
这两点缺一不可：
- 功能正确：逻辑行为符合预期
- 性能稳定：在规定时钟频率、温度、电压下仍能可靠工作
📌 很多人只盯着'功能'，却忽略了'性能'，这是 FPGA 新手最常见误区之一。
二、设计定义：90% 的问题，其实出在这里
设计定义阶段要做的事情并不复杂，但极其重要：
- 做什么功能？
- 用什么时钟？
- 对频率、稳定性有什么要求？
例如：
- LED 每 1 秒闪烁一次
- 系统时钟 100 MHz
- 0–70℃ 正常运行
👉 设计定义 ≠ 想一想就完了 它决定了：
- 后续计数器怎么设计
- 时序是否可能达标
- 是否需要优化结构
三、设计输入：你写的不是'程序'，而是'硬件'
1️⃣ Verilog / VHDL（主流方式）
这是 FPGA 设计的核心方式，但必须转变思维：
Verilog 不是按'步骤'执行，而是描述'电路结构'。
例如：
- if-else → 硬件中的多路器
- 计数器 → 寄存器 + 加法器反馈
2️⃣ IP 核：工程效率神器，但不是万能钥匙
IP 核是已经封装好的成熟模块（FFT、FIFO、DDR 等）：
优点：
- 可靠
- 省时间
风险：
- 接口时序不理解 → 直接翻车
📌 IP 核的本质仍然是硬件模块，而不是函数调用。
四、功能仿真：不仿真就烧板 = 赌博
功能仿真的目的只有一个：
在不下载硬件的情况下，验证逻辑是否正确。
常见工具：
- ModelSim
- Vivado Simulator
功能仿真特点：
- 数字电路仿真与真实情况非常接近
- 不考虑实际布线延迟（理想时序）
⚠️ 重要原则：
功能仿真不过，绝不能进入综合和下载阶段。
五、综合：Verilog 如何'变成硬件'
综合阶段由 EDA 工具完成，作用是：
把 HDL 代码翻译成逻辑门级结构。
例如：
- 条件判断 → MUX
- 自增逻辑 → 加法器 + 触发器
⚠️ 新手常见误解：
❌ 综合通过 = 功能正确 ✅ 综合只保证'能做成电路'，不保证'电路做对了'
