梳理了 FPGA 开发的完整流程，涵盖设计定义、输入、仿真、综合、布局布线、时序分析及板级验证。强调功能正确与性能稳定并重，指出新手常见误区如忽略时序、误将 Verilog 当软件编写等，并提供速查表帮助开发者避免踩坑，确保代码在目标芯片上稳定运行。
初学 FPGA 时，很多人都会遇到这种情况：代码能综合、能生成 bit 文件，但一下载到板子上就'表现不对'甚至直接不工作。真正的问题，往往不是语法，而是没有建立完整的 FPGA 开发流程认知。本文结合课堂笔记与工程经验，带你从 Verilog 代码 → 芯片硬件 → 稳定跑板，一次性理清 FPGA 的完整开发逻辑。
FPGA 开发的本质目标只有一句话：
让用硬件描述语言描述的电路，在目标 FPGA 芯片上'功能正确 + 性能稳定'地运行。
这两点缺一不可：
📌 很多人只盯着'功能'，却忽略了'性能'，这是 FPGA 新手最常见误区之一。
设计定义阶段要做的事情并不复杂，但极其重要：
例如：
👉 设计定义 ≠ 想一想就完了 它决定了：
这是 FPGA 设计的核心方式，但必须转变思维：
Verilog 不是按'步骤'执行，而是描述'电路结构'。
例如：
IP 核是已经封装好的成熟模块（FFT、FIFO、DDR 等）：
优点：
风险：
📌 IP 核的本质仍然是硬件模块，而不是函数调用。
功能仿真的目的只有一个：
在不下载硬件的情况下，验证逻辑是否正确。
常见工具：
功能仿真特点：
⚠️ 重要原则：
功能仿真不过，绝不能进入综合和下载阶段。
综合阶段由 EDA 工具完成，作用是：
把 HDL 代码翻译成逻辑门级结构。
例如：
⚠️ 新手常见误解：
❌ 综合通过 = 功能正确 ✅ 综合只保证'能做成电路'，不保证'电路做对了'
布局布线是真正决定 性能上限 的阶段。
它决定了：
核心关系可以记一句话：
路径越长 → 延迟越大 → 最高频率越低
📌 现实结论：
这不是代码问题，而是物理实现差异。
静态时序分析不跑波形，而是：
判断依据非常简单：
📌 核心指标：Slack（时序裕量）
所有分析通过后，才进入板级验证：
常见板级调试工具：
👉 它们相当于 FPGA 内部的逻辑分析仪。
设计定义 → 设计输入 → 功能仿真 → 综合 → 布局布线 → 时序分析 → 板级验证
记忆口诀版：
先想清楚 → 再写代码 → 仿真保命 → 综合成电路 排好位置 → 算清时序 → 上板验证
1️⃣ 不写 testbench 就下载 2️⃣ 把 Verilog 当软件写 3️⃣ 忽略复位信号极性 4️⃣ 只看功能，不看 Slack 5️⃣ 以为 IP 核'随便接' 6️⃣ 时序不过还强行下载
FPGA 不是'写代码'，而是'做硬件'。
真正掌握 FPGA，靠的不是背语法，而是：
理解整个开发流程，知道每一步在解决什么问题。
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