项目背景与资料准备
本项目基于立创·逻辑派 FPGA-G1 开发板进行六层高速 PCB 设计。该板卡采用 FPGA 与 ARM Cortex-M 内核相结合的异构架构，适合学习 SoC 概念及高速信号处理。
核心规格：
- FPGA 主控： 高云 GW2A-LV18PG256C8/I7（20K LUTs）
- ARM 微控制器： 兆易创新 GD32F303RET6（Cortex-M4, 120MHz）
- 存储系统： DDR3 SDRAM (256MB), QSPI Flash (8MB)
- 接口： HDMI, USB, TF Card, JTAG, 扩展排针
一、原理图导入与电源树分析
在立创 EDA 中完成原理图导入后，首要任务是梳理电源树。明确从 5V 输入到各级电压（1.2V, 3.3V, 1.5V, 1.0V）的转换路径，这有助于后续电源模块布局和载流能力评估。
- 电源树绘制： 识别 5V_IN 为源头，追踪各 DCDC 和 LDO 的输出网络。记录最大电流需求，确保走线宽度满足载流要求。
- PCB 初始化： 导入 DXF 结构文件确定板框及固定孔位，设置快捷键提升效率。
- 模块化布局： 遵循'先大后小'原则，先放置主芯片、接口等大件，再处理阻容感。利用交叉选择功能快速定位模块，将器件按功能区域分布（如 FPGA 区、DDR 区、电源区）。
二、叠层设计与阻抗控制
针对 DDR3 高频信号及 HDMI/USB 差分信号，选择合适的叠层方案至关重要。
- 层数选择： 考虑到信号密度，选用 6 层板。推荐方案为 Top(GND/Sig) - GND - Sig - PWR - GND - Bottom，提供完整的参考平面。
- 阻抗计算： 使用嘉立创阻抗计算器设定关键网络参数：
- 单端信号：50Ω
- 差分信号：HDMI/DDR 时钟 100Ω，USB 90Ω
- 规则预设： 在设计规则中设置安全间距（如 4mil）、线宽范围及过孔尺寸。为电源网络创建专用类，统一加粗线宽。
三、布局与布线规范
1. 元器件布局
- FPGA 与 DDR： 尽量靠近放置，减少走线长度。DDR 电容需紧贴引脚，端接电阻根据拓扑结构放置在源端或负载端。
- 电源模块： DCDC 电感下方避免走线，反馈回路尽量短且紧凑。滤波电容遵循'先大后小'原则。
- 高速接口： HDMI 和 USB 的 ESD 器件应靠近接口放置，以抑制静电干扰。
2. 高速信号布线
- 差分对： HDMI、USB 及 DDR 时钟必须严格保持等长。对内误差建议小于 5mil，组间误差小于 10mil。走线时注意 3W 原则以减少串扰。
- DDR 数据： 数据线分组同层布线，优先参考地层。地址线需注意端接电阻位置，避免影响时序。
- 包地处理： 关键高速信号线两侧添加地过孔，形成屏蔽保护。
四、DRC 检查与优化
布线完成后，必须进行严格的 DRC 检查。
- 电气规则： 检查开路、短路、未连接网络。特别注意电源网络的连通性，确保铺铜无断裂。
- 物理规则： 修正线宽、间距错误。对于 FPGA 内部空间受限区域，可适当调整约束条件，但外部走线需严格遵守 3W 间距。
- 电源完整性： 检查电源层分割情况，避免信号跨分割导致回流路径不连续。增加过孔数量以提升载流能力。
- 丝印优化： 调整字符朝向，确保清晰可读，避免覆盖焊盘。
