一、数字电路基础（必问）
1. 什么是时序电路？和组合逻辑的区别？
答：
- 组合逻辑：输出只与当前输入有关
编程语言
FPGA 经典面试题目及参考答案汇总
汇总了 FPGA 岗位高频面试题，涵盖数字电路基础、Verilog 语法、时序处理、状态机设计、综合实现及工程调试等方面。内容包括组合逻辑与时序逻辑区别、D 触发器作用、建立保持时间、阻塞与非阻塞赋值、跨时钟域处理、状态机写法、RAM 实现原理及资源利用率等核心知识点，旨在帮助求职者梳理基础知识并应对技术面试。
汇总了 FPGA 岗位高频面试题，涵盖数字电路基础、Verilog 语法、时序处理、状态机设计、综合实现及工程调试等方面。内容包括组合逻辑与时序逻辑区别、D 触发器作用、建立保持时间、阻塞与非阻塞赋值、跨时钟域处理、状态机写法、RAM 实现原理及资源利用率等核心知识点，旨在帮助求职者梳理基础知识并应对技术面试。
答：
答： 在时钟沿到来时，对输入数据进行采样并保持，用于
FPGA 内部的基本存储单元就是 D 触发器。
答：
违反会导致亚稳态。
答：
= 阻塞赋值：按顺序执行，常用于组合逻辑<= 非阻塞赋值：并行更新，必须用于时序逻辑面试黄金原则：
always @(posedge clk) 中只能用
<=
答： 自动包含所有右值信号，避免漏敏感信号导致锁存器推断。
答：
锁存器在 FPGA 设计中通常是错误的结果。
答： 所有时序逻辑由同一个时钟或已约束的时钟域驱动，是 FPGA 设计的基本原则。
答：
直接跨域采样是严重设计错误。
答：
都会影响时序裕量。
答：
三段式：状态寄存 → 状态跳转 → 输出逻辑
答：
FPGA 工程中 Moore 更常用。
答：
综合器会根据代码风格自动推断。
答： FPGA 中 LUT、FF、BRAM、DSP 等资源的使用比例，直接影响：
答： 常见原因：
优化手段：流水线、逻辑拆分、降低扇出
答：
不会用 ILA 的 FPGA 工程师，基本不过关。
答：
板级问题 80% 是时序和复位。
这些题目没有一个是'偏门'，但每一个都是真实面试中反复出现的内容。
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