FPGA Aurora 64B/66B 协议开发与配置实战

1.1.2 复位时序

复位涉及 pma_init 和 reset_pb 两个信号。释放前需确保 INIT_CLK 和 REFCLK 稳定。顺序上先释放 pma_init（对应 gt_reset），后释放 reset_pb（对应 reset）。reset_pb 的释放需同步于 USER_CLK，而 pma_init 同步于 INIT_CLK。

• pma_init：重置物理编码子层 (PCS) 和物理介质附件 (PMA)，即先复位高速收发器，再复位内核逻辑。
• reset_pb：仅复位内核逻辑，不触发底层高速收发器复位。

双工模式下正常复位时序建议：先将 reset_pb 拉高至少 128 个时钟周期，随后拉高 pma_init 一段时间。释放时先拉低 pma_init，最后拉低 reset_pb。

注意：reset_pb 拉高的最短时间需满足 128 个 user_clk 周期。若通道建立失效，channel_up 会被拉低。

pma_init 复位至少需保持 128 个 init_clk 周期。由于 user_clk 来源于 GT 收发器 txoutclk，底层复位会导致 user_clk 暂停，随后 channel_up 拉低表示通道失效。

1.1.3 初始化流程

初始化完成后，lane_up 指示各通道是否完成初始化。只有当所有通道和内部逻辑均完成初始化，channel_up 才会拉高。

提示：Aurora 内核在 channel_up 拉高前可接收数据，但不能发送。可将 channel_up 取反作为发送端的复位信号。

1.1.4 控制及状态接口

• loopback：回环模式，默认接 0。可选值包括 normal、Near-end PCS/PMA Loopback、Far-end PCS/PMA Loopback。
• power down：高电平有效，GT 进入低功耗模式，使用时通常拉低。
• pll_not_locked：连接 ~pll_locked。

• lane_up："1" 表示各通道初始化成功，每位代表一个通道。
• channel_up："1" 表示通道初始化完成，准备好传输数据。
• hard_err / soft_err：分别指示硬件类与软件类错误。
• frame_err：当前通道帧协议错误。

1.1.5 数据接口

IP 核支持两类数据接口：

1. Framing 接口：基于 AXI4-Stream，IP 核自动添加帧头尾并补偿时钟，传输效率略低但资源占用较多。
2. Streaming 接口：简化版 AXI4-Stream，仅包含数据有效、握手和数据信号，效率高但无法保证传输准确性。

本文以 Framing 类型（AXIS 模式）为例。由于 64B/66B 编码特性，发送端需要 ready 信号握手。通信双方通过握手信号进行反压，接收端仅在 valid 有效时读取总线数据。

发送端：当 s_axi_tx_tready 反压与 s_axi_tx_tvalid 握手成功后发送数据。使用 s_axi_tx_tlast 标识最后一个数据，s_axi_tx_tkeep 标识有效字节。

接收端：当 m_axi_rx_tvalid 为高时，数据有效。m_axi_rx_tkeep 与 m_axi_rx_tlast 用法与发送端对应信号一致。

二、IP 核配置与工程实践

2.1 参数配置

根据实际开发板原理图配置如下：

• GT Refclk：参考时钟，本例为 156.25MHz。
• Lane Rate：测试速率为 10.3125Gbps。
• INIT clk：初始化时钟，依工程自行设计。
• GT 位置及 Lane 数目：依据原理图确定。
• Dataflow Mode：选择全双工。
• Interface：Framing 类型。
• 流控：不使用。

• Little Endian Support：小端数据支持（[15:0] 为大端，[0:15] 为小端）。
• Dynamic Reconfiguration：动态重配置接口。
• Debug Signals：调试信号。
• CRC Function：CRC 校验功能。

• Shared Logic：逻辑放置位置。若 GT REFCLK 未被其他 SerDes 占用，两种模式均可；否则建议选 In example design 模式。
  • In core：支持、复位、时钟等逻辑包含在 IP 核内。
  • In example design：上述逻辑均在 IP 核外。

2.2 参考示例

重点参考 support、复位及时钟的使用。

• Support 模块：封装了时钟、复位、IP 例化等操作，应用中通常无需修改。
• Frame Gen：数据生成模块，采用 LFSR 生成伪随机序列，实际工程中替换为自定义数据源。
• Frame Check：数据检验模块，验证接收数据的正确性，同样可替换为自定义逻辑。

三、工程设计、仿真与测试

3.1 工程设计

按上述配置搭建工程。当 Channel_up 拉高后，可通过 VIO 使能 data_test_module 产生测试数据。

data_test_module 逻辑：当 FIFO 非空时写入递增数据，根据 AXIS 接口的 ready 反压信号将数据读入 Aurora IP 核。

3.2 仿真测试

进行自回环收发仿真验证：

重点关注初始化及收发过程：

复位关系与状态信号：

发送阶段关注 ready 和 valid 信号：

接收数据主要检查 data、valid、last、keep 等信号：

3.3 上板测试

通过 VIO 控制 data_test_module 产生测试数据。

实测结果显示，接收到的数据与发送数据一一对应。

四、总结

Aurora 64B/66B 是 FPGA 实现高速光通信的高效方案。掌握其复位时序、接口握手及配置要点，能有效降低开发难度。实际项目中，建议结合具体板卡时钟规划与 IP 核参数灵活调整。