Vivado 安装包精简配置方案：高效启动 FPGA 开发

实测安装完成后的总占用约为 28~32GB ，相比完整安装节省近 70GB。

关键组件为何不能删？避坑指南

❌ 别彻底取消 VHDL 仿真库

即使全程用 Verilog 编码，Xilinx 内部很多原语（如 IBUFDS、OBUFDS）是以 VHDL 形式提供的。如果没装 VHDL 库，仿真阶段会报错：

ERROR: [VRFC 10-2063] Cannot find design unit 'unisim' in library work.

❌ 别移除'Basic IP'

该选项是许多底层模块的元数据集合。一旦去掉，创建新工程时可能出现：

IP Catalog is empty or failed to load

甚至导致 GUI 卡死。它本身不大（约 2GB），且包含高频 IP：Clocking Wizard、FIFO Generator、Block Memory Generator 等。

❌ 别指望'以后重装'

安装器版本不一致、网络中断、许可证绑定等问题可能导致无法识别已安装内容。最佳做法是一次性规划好，避免反复折腾。

如何进一步提升效率？自动化 + 缓存技巧

✅ 使用 TCL 脚本批量生成 IP

与其每次打开 GUI 点点点，不如写个脚本一键生成常用 IP。例如自动创建一个异步 FIFO：

create_ip -name fifo_generator \
  -vendor xilinx.com \
  -library ip \
  -version 13.2 \
  -module_name my_async_fifo \
  -dir ./ip_repo
set_property CONFIG.Component_Name {my_async_fifo} [get_ips my_async_fifo]
set_property CONFIG.Fifo_Implementation {Independent_Clocks_Distributed_RAM} [get_ips my_async_fifo]
set_property CONFIG.Input_Data_Width {32} [get_ips my_async_fifo]
set_property CONFIG.Input_Depth {1024} [get_ips my_async_fifo]
set_property CONFIG.Output_Data_Width {32} [get_ips my_async_fifo]
set_property CONFIG.Output_Depth {1024} [get_ips my_async_fifo]
generate_target all [get_ips my_async_fifo]

✅ 导出 settings64.bat 与 cache 目录

建议备份两个东西：

• settings64.bat：设置环境变量的关键脚本，复制过去就能快速启用 Vivado 命令行。
• .vivado_cache 目录：位于用户目录下，缓存了 IP 生成中间文件，能显著加快二次编译速度。

适用场景与典型架构

这套精简方案最适合以下几类人群：

典型的系统架构如下：

[开发主机]
├── Vivado IDE（核心工具）
├── 支持器件：Artix-7 + Zynq-7000
├── 基础 IP 库（Clocking Wizard, FIFO, BRAM）
├── Verilog + 基础 VHDL 仿真库
├── SDK（用于 Zynq 软件开发）
├── 外部工具链：Git + VS Code + ModelSim（独立安装）
└── TCL 脚本库（复用 IP 与流程）

这个组合足以支撑完整的开发闭环：RTL 设计 → 综合 → 实现 → 生成比特流 → 下载 → 软件编程 → 硬件调试（ILA）。

未来的趋势是'即用即装'

AMD 近年来正在推动 Vivado 向 Vitis 统一平台演进，并逐步引入'按需下载'机制。未来可能看到：

• 当你在工程中首次调用 PCIe IP 时，Vivado 自动弹窗：'检测到未安装组件，是否现在下载？'
• 器件支持包以插件形式存在，云端拉取，本地仅保留活跃项目所需内容。
• 容器化 FPGA 工具链成为常态，通过 Docker 一键部署轻量环境。

但在那一天到来之前，掌握主动裁剪能力仍然是每个 FPGA 工程师的基本功。