基于 FPGA 的千兆以太网接口设计与实现

// 使用 Xilinx IDELAY 进行输入数据对齐
IBUFDS #( .DIFF_TERM("FALSE"), .IOSTANDARD("LVDS_25") ) u_ibuf_d (
    .I(gt_rxp), .IB(gt_rxn), .O(rx_p_unbuf)
);
BUFG u_bufg_rxclk (.I(rx_clk_in), .O(rx_clk));
IDELAYCTRL u_idelayctrl_refclk (.REFCLK(clk_200m), .RST(rst_n), .RDY(idel_ready));
generate for (i = 0; i < 8; i = i + 1) begin : gen_idelay
    IDELAYE2_FINEDELAY #(
        .CINVCTRL_SEL("FALSE"), .DELAY_SRC("IDATAIN"), .HIGH_PERFORMANCE_MODE("TRUE"),
        .REFCLK_FREQUENCY(200.0), .DELAY_VALUE(750)
    ) idelay_inst (
        .DATAOUT(data_rxdly[i]), .DATAIN(rxd_i[i]), .C(clk_200m), .CE(1'b0),
        .INC(1'b0), .LD(1'b0), .LDPIPEEN(1'b0), .DELAYCTRLIN(idel_ctrl),
        .CNTVALUEIN(6'd0), .CNTVALUEOUT()
    );
end endgenerate

这里使用了 IDELAY 原语对 RGMII 的 8 位数据进行延迟调节。.DELAY_VALUE(750) 设置初始延迟为 750 皮秒，可根据 PCB 走线长度微调。此结构适用于 Xilinx 7 系列及以上器件，可有效解决源同步接口中的偏斜问题。

综上所述，千兆以太网 PHY 的工作模式不仅涉及复杂的寄存器配置，还需精确把控各信号间的时序关系。只有在正确完成初始化与链路协商后，才能进入正常的数据收发阶段。

2.1.2 GMII/RGMII 接口标准解析与电气特性

千兆以太网在 FPGA 与 PHY 之间主要采用两种接口标准：GMII（Gigabit Media Independent Interface）和 RGMII（Reduced Gigabit Media Independent Interface）。两者在引脚数量、时钟频率和布线复杂度上有显著差异。

GMII 接口特点：

• 数据宽度：发送与接收各 8 位（8-bit）
• 时钟频率：125 MHz（对应 1 Gbps）
• 引脚总数：约 24 根（不含管理接口）
• 时钟与数据边沿对齐，无需相位偏移
• 适合短距离板内连接

RGMII 接口特点（v2.0）：

• 数据宽度：发送与接收各 4 位（DDR 传输）
• 时钟频率：125 MHz，但数据在上升沿和下降沿均有效
• 实现等效 8 位带宽，减少引脚数至 12 根左右
• TX Clock 输出相位滞后 90°，RX Clock 输入需匹配采样点
• 支持 RGMII-ID（Internal Delay）模式，由 PHY 内部添加延迟

下面展示 RGMII 发送时序的关键波形关系：

// RGMII 发送侧时钟相移实现（Xilinx ODDR）
ODDR #(
    .DDR_CLK_EDGE("SAME_EDGE_PIPELINED"), .INIT(1'b0), .SRTYPE("SYNC")
) oddr_tx_ctl (
    .Q(txd_rgmii[4]), .C(tx_clk_90deg), // 相移 90 度的时钟
    .CE(1'b1), .D1(tx_en_sync), .D2(1'b0), .R(1'b0), .S(1'b0)
);

利用 ODDR 原语将 tx_en 信号在 tx_clk_90deg 的上下沿输出，形成与数据对齐的 ctl 信号。tx_clk_90deg 由 MMCM 生成，相对于主时钟延迟 90°，满足 RGMII 发送要求。所有 TD[3:0] 和 TCTL 共 5 位均按此方式驱动，确保符合 tCO 与 skew 规范。

值得注意的是，RGMII 对 PCB 布线提出更高要求。所有数据线与对应的时钟线之间必须满足±50 ps 的飞行时间匹配，即长度差异不超过 1.5 cm（FR4 介质中信号传播速度约为 18 cm/ns）。否则会导致采样错误，特别是在高温或高负载条件下更为明显。

为验证接口行为，可在 FPGA 中嵌入 ILA 核实时捕获 RGMII 信号：

# Vivado TCL 脚本添加 ILA 调试核心
create_ip -name ila -vendor xilinx.com -library ip -version 6.2 -module_name debug_ila
set_property -dict {
    CONFIG.C_NUM_OF_PROBES {4}
    CONFIG.CProbe0_WIDTH {4} CONFIG.CProbe1_WIDTH {1}
    CONFIG.CProbe2_WIDTH {4} CONFIG.CProbe3_WIDTH {1}
} [get_ips debug_ila]
connect_debug_port debug_ila/clk [get_nets tx_clk_90deg]
connect_debug_signal debug_ila/probe0 [list txd_rgmii]
connect_debug_signal debug_ila/probe1 [list tx_en_rgmii]
connect_debug_signal debug_ila/probe2 [list rxd_rgmii]
connect_debug_signal debug_ila/probe3 [list rx_dv_rgmii]

创建一个包含 4 个探针的 ILA 核，分别监控 TX/RX 数据与控制信号。时钟选择为 tx_clk_90deg 以正确捕捉发送波形。综合后可通过 Vivado Logic Analyzer 查看实时通信状态。

结合上述分析可知，选择 GMII 还是 RGMII 应根据项目需求权衡。若追求简化设计且引脚资源充足，推荐使用 GMII；而在引脚受限或成本敏感型产品中，RGMII 更具优势，但必须配合严格的 PCB 布局规则与信号完整性仿真。

2.2 eth_phy.v 模块的设计与实现

eth_phy.v 作为 FPGA 侧物理层的核心模块，承担了与外部 PHY 芯片的数据交互、时钟同步、链路管理等多重职责。其设计质量直接影响整体系统的吞吐性能与稳定性。本节详细阐述该模块的内部架构与关键子模块实现，涵盖发送路径的数据打包与对齐、接收路径的时钟恢复机制，以及自协商状态机的建模方法。

2.2.1 发送路径的数据对齐与串并转换逻辑

在千兆以太网中，FPGA 通常以字节为单位向 PHY 提供数据。但在 RGMII 接口下，由于采用 4 位 DDR 传输，必须将 8 位 GMII 格式的数据拆分为两个半周期分别发送。此过程称为'数据对齐'或'nybble packing'。

设计中常采用双沿触发寄存器（如 Xilinx ODDR）实现 DDR 输出。以下为典型的数据路径结构：

reg [7:0] txd_reg;
wire [3:0] txd_upper = txd_reg[7:4];
wire [3:0] txd_lower = txd_reg[3:0];
ODDR #(.DDR_CLK_EDGE("OPPOSITE_EDGE")) oddr_txd [3:0] (
    .Q(txd_pad[3:0]), .C(tx_clk_src), .CE(1'b1),
    .D1(txd_upper), .D2(txd_lower), .R(1'b0), .S(1'b0)
);

这里 .DDR_CLK_EDGE("OPPOSITE_EDGE") 表示第一个数据在上升沿输出，第二个在下降沿。tx_clk_src 为原始 TX_CLK（125 MHz）。综合后映射为专用 DDR 输出缓冲器，保证时序一致性。

为了进一步提升可靠性，可在发送前加入弹性缓冲（Elastic Buffer）以吸收时钟漂移带来的抖动。该缓冲一般采用小型 FIFO 结构，深度为 4~8 个条目：

// 发送侧弹性 FIFO
fifo_sync #(
    .WIDTH(9), // 8 位数据 + 1 位 valid
    .DEPTH(8)
) u_tx_fifo (
    .clk(tx_clk), .srst(fifo_reset),
    .din({tx_valid, txd_gmii}), .wr_en(tx_wr_en),
    .rd_en(tx_rd_en), .dout(fifo_out),
    .full(), .empty(fifo_empty), .count(fifo_cnt)
);

输入宽度为 9 位，包含数据与有效标志。写使能由上游模块（如 MAC 引擎）驱动，读使能由本地时钟域产生，实现跨时钟域解耦。FIFO 非空时即可启动发送流程。

该结构不仅能缓解不同时钟域间的速率差异，还能应对突发流量导致的瞬时拥塞，从而降低丢包概率。

2.2.2 接收路径的时钟恢复与数据采样机制

接收方向面临更大挑战，因为 RX_CLK 由 PHY 提供，可能与 FPGA 系统时钟存在频偏甚至短暂中断。因此，必须设计稳健的时钟恢复机制。

常见做法是使用源同步采样 + 缓冲队列的方式。首先利用 RX_CLK 对输入数据打两拍去亚稳态，再送入异步 FIFO 暂存，最后由系统时钟读出处理：

always @(posedge rx_clk or negedge rst_n) begin
    if (!rst_n) begin
        rxd_meta <= 0; rxd_sync <= 0;
    end else begin
        rxd_meta <= rxd_in; rxd_sync <= rxd_meta;
    end
end
assign fifo_din = {rx_dv_sync, rxd_sync};
async_fifo #(
    .WIDTH(9), .LOG_DEPTH(4)
) u_rx_fifo (
    .wr_clk(rx_clk), .rd_clk(sys_clk), .din(fifo_din),
    .wr_en(fifo_wr), .rd_en(fifo_rd), .dout(fifo_dout),
    .empty(fifo_empty), .full(fifo_full)
);

两级同步寄存器有效抑制跨时钟域亚稳态。rx_dv_sync 表示数据有效信号，与数据同步传递。异步 FIFO 深度设为 16，足以应对短时钟失锁情况。输出端由 sys_clk 驱动，便于后续 MAC 层解析。

此外，针对 RGMII 接收，部分 PHY 芯片支持片内延迟（RGMII-ID），此时无需外部调整，直接用 0°相位时钟采样即可。若不支持，则需使用 IDELAY 手动补偿。

2.2.3 自协商过程的状态机设计与链路建立流程

完整的 PHY 初始化需要通过状态机协调多个步骤。以下是一个精简但完整的自协商控制器实现：

typedef enum logic [2:0] {
    RESET_PHY, WAIT_FOR_RESET_DONE, SET_AN_ENABLE,
    WAIT_FOR_AN_COMPLETE, CHECK_LINK_STATUS,
    LINK_ESTABLISHED, LINK_FAILED
} an_state_t;
an_state_t current_state;
always @(posedge sys_clk or negedge rst_n) begin
    if (!rst_n) current_state <= RESET_PHY;
    else case (current_state)
        RESET_PHY: if (start_init) current_state <= WAIT_FOR_RESET_DONE;
        WAIT_FOR_RESET_DONE: if (phy_ready) current_state <= SET_AN_ENABLE;
        SET_AN_ENABLE: if (mdio_write_done) current_state <= WAIT_FOR_AN_COMPLETE;
        WAIT_FOR_AN_COMPLETE: if (an_complete) current_state <= CHECK_LINK_STATUS;
        CHECK_LINK_STATUS: if (link_ok) current_state <= LINK_ESTABLISHED;
            else current_state <= LINK_FAILED;
        default: current_state <= RESET_PHY;
    endcase
end

定义枚举类型提高代码可读性。每个状态等待特定事件（如 MDIO 完成、链接建立）后跳转。phy_ready 由复位释放信号经去抖后获得。最终判断链路是否成功建立，供上层模块查询。该状态机能有效避免因 PHY 未准备好而导致的配置失败问题，是保障系统鲁棒性的关键组件。

2.3 实践中的关键问题与解决方案

尽管理论设计完备，但在真实硬件环境中仍会遇到诸多非理想因素。本节聚焦三大典型难题：跨时钟域同步、PCB 信号完整性优化及在线调试手段，提供经过验证的工程解决方案。

2.3.1 时钟域交叉处理：TX_CLK 与 RX_CLK 异步同步策略

FPGA 内部通常使用单一系统时钟，而 PHY 提供的 TX_CLK（125 MHz）和 RX_CLK（125 MHz）虽名义相同，实则相互独立且可能存在 ppm 级偏差。若直接跨域传递控制信号，极易引发亚稳态。

推荐使用双触发器同步器 + 异步 FIFO组合方案：

// 跨时钟域握手信号同步
reg sync_level1, sync_level2;
always @(posedge dest_clk) begin
    sync_level1 <= async_source;
    sync_level2 <= sync_level1;
end
wire synced_sig = sync_level2;

对于批量数据传输，强烈建议使用异步 FIFO 桥接，而非简单的握手协议。Xilinx 推荐使用 xpm_cdc_async_rst 或集成 IP 核来实现高可靠性数据迁移。

2.3.2 信号完整性优化：PCB 布线与 FPGA 引脚分配建议

高速信号完整性直接决定通信质量。以下是关键设计准则：

同时，在 FPGA 引脚分配时应优先选择支持高性能 I/O 标准的 Bank，并避免将高速信号与开关噪声大的电源引脚相邻布局。

2.3.3 调试技巧：使用 ILA 核监测 PHY 输入输出波形

集成逻辑分析仪（ILA）是定位物理层问题的强大工具。建议在关键节点插入探测点：

• rxd_raw, rx_dv_raw
• txd_reg, tx_en
• rx_clk, tx_clk
• MDIO 数据与时钟

配置 ILA 后，可在 Vivado 中设置触发条件（如捕获特定 MAC 地址帧），进而分析协议合规性与时序偏差。

通过合理运用上述方法，可大幅提升开发效率，缩短从原型到量产的时间周期。

3. 以太网控制器设计与 MAC 协议处理（eth_top.v, eth_registers.v）

在现代 FPGA 嵌入式系统中，实现一个稳定高效的千兆以太网通信接口离不开对 MAC（Media Access Control）子层的深度掌控。作为连接物理层 PHY 与上层协议栈的核心枢纽，MAC 控制器不仅负责帧的封装与解析，还需管理数据流调度、错误检测、中断响应以及寄存器配置等关键功能。本章聚焦于 eth_top.v 和 eth_registers.v 两个核心模块的设计与实现，深入剖析其状态机架构、寄存器映射机制及双缓冲数据引擎的工作原理。

3.1 MAC 子层理论基础与帧结构解析

理解 MAC 控制器的前提是掌握 IEEE 802.3 标准所定义的数据链路层规范，尤其是以太网帧格式及其传输行为。该标准为所有基于以太网通信的设备提供了统一的数据组织方式，确保跨厂商互操作性。

3.1.1 以太网帧格式详解：前导码、目的地址、类型/长度字段

一个完整的千兆以太网帧由多个字段组成，每个字段承担特定的功能角色。从线路上接收到的数据流开始，首先出现的是用于同步接收端时钟的前导码（Preamble），紧随其后的是帧起始定界符（SFD），然后才是有效载荷部分。

注意：整个帧最小长度为 64 字节（含头部和 FCS），否则视为碎片（runt frame）。最大 MTU（Maximum Transmission Unit）通常为 1500 字节，支持 Jumbo Frame 的系统可扩展至 9000+ 字节。

为了更清晰地展示帧结构的构成顺序，以下使用 Mermaid 流程图表示帧的组装过程：

graph TD
    A[生成 Preamble] --> B[添加 SFD]
    B --> C[插入 Dst MAC]
    C --> D[插入 Src MAC]
    D --> E[写入 Type/Length]
    E --> F[填充 Payload]
    F --> G{Payload < 46?}
    G -- Yes --> H[追加 Pad]
    G -- No --> I[跳过 Pad]
    H --> J[计算 CRC32]
    I --> J
    J --> K[输出完整帧]

该流程体现了发送侧如何逐步构造符合标准的以太网帧。其中，CRC 计算必须包含从目标地址到数据域的所有内容，不包括前导码和 SFD。这一规则在 FPGA 实现中尤为重要——若 CRC 模块输入范围错误，将导致帧被对端丢弃。

此外，在接收路径中，FPGA 必须能够准确识别 SFD 后的第一个字节是否为目标 MAC 地址，并启动地址匹配判断。例如，以下 Verilog 代码片段展示了如何在状态机中解析帧头：

always @(posedge rx_clk or negedge rst_n) begin
    if (!rst_n) state <= IDLE;
    else case (state)
        IDLE: if (rx_en && rx_data == 8'hAB) // SFD = 0x55 followed by 0xAB
            state <= READ_DST_MAC;
        READ_DST_MAC: if (++byte_cnt >= 6) begin
            byte_cnt <= 0; state <= READ_SRC_MAC;
        end
        READ_SRC_MAC: if (++byte_cnt >= 6) begin
            byte_cnt <= 0; state <= READ_TYPE_LEN;
        end
        READ_TYPE_LEN: type_len <= {rx_data, next_rx_data};
            state <= READ_PAYLOAD;
    endcase
end

这段逻辑同步复位设计，保证状态机初始化安全。检测到有效接收使能且当前数据为 SFD（0xAB），进入目的 MAC 读取阶段。通过计数器 byte_cnt 逐字节读取 6 字节 MAC 地址，达到后切换状态。保存类型/长度字段，准备后续解析是 IP 包还是 ARP 请求。

参数说明：

• rx_clk：来自 PHY 的 RX_CLK，频率 125MHz（对应 RGMII 模式）
• rx_en：有效数据指示信号
• rx_data：并行 8 位接收数据总线
• type_len：寄存器变量，用于存储协议类型或帧长信息

此段逻辑虽简化，但已涵盖基本帧解析流程，实际工程中还需加入 CRC 剥离、VLAN 标签识别等功能。

3.1.2 MAC 协议中的 CSMA/CD 机制与冲突检测规避

尽管千兆以太网普遍运行于全双工交换模式下，不再依赖传统 CSMA/CD（Carrier Sense Multiple Access with Collision Detection）进行介质竞争，但在半双工模式或早期共享式网络中仍具意义。CSMA/CD 机制主要包括三个步骤：

1. 载波侦听（Carrier Sense）：发送前监听线路是否空闲；
2. 多路访问（Multiple Access）：允许多个节点共享同一信道；
3. 冲突检测（Collision Detection）：发送过程中监测回波信号是否异常。

当检测到冲突时，设备立即停止发送，并发出Jam Signal（持续 32~48 比特的随机模式），随后执行退避算法（Binary Exponential Backoff），等待随机时间后重试。

然而，在 FPGA 设计中，由于千兆以太网几乎全部采用点对点连接并通过交换机隔离冲突域，因此 CSMA/CD 通常被禁用。相反，现代设计更关注流量控制机制（Flow Control），即通过 PAUSE 帧实现反压调节。例如，当接收 FIFO 接近满载时，可向对端发送如下 PAUSE 帧：

Preamble(7B) + SFD(1B) + Dst: 01-80-C2-00-00-01 (Link Control) + Src: [Local MAC] + Type: 0x8808 + OpCode: 0x0001 + Pause Time: 0xFFFF (无限暂停) + CRC(4B)

该帧的目的地址为组播保留地址，表示这是链路层控制帧。OpCode 为 0x0001 表明是 PAUSE 指令，而 Pause Time 字段指定暂停发送的时间槽数量。这种机制避免了因缓冲区溢出而导致的丢包问题，尤其适用于视频流或大数据量连续传输场景。在 eth_top.v 中可通过独立的状态机来生成此类特殊帧：

// 示例：PAUSE 帧生成逻辑
task send_pause_frame;
begin
    tx_fifo_write(8'h55); // Preamble repeated via loop
    repeat(7) @(posedge clk);
    tx_fifo_write(8'hAB); // SFD
    tx_fifo_write(8'h01); tx_fifo_write(8'h80); // Dst MAC
    tx_fifo_write(8'hC2); tx_fifo_write(8'h00);
    tx_fifo_write(8'h00); tx_fifo_write(8'h01); // ... 继续写入其余字段
end
endtask

上述任务可由主控状态机调用，结合当前 FIFO 水位判断是否触发流量控制动作。

3.2 核心控制器模块设计

MAC 控制器的实现依赖于高度协调的模块化设计，其中 eth_top.v 作为顶层控制中枢，统筹发送、接收、寄存器访问三大功能模块；而 eth_registers.v 则提供外部 CPU 访问接口，实现配置与状态监控能力。

3.2.1 eth_top.v 的整体状态机架构与数据通路规划

eth_top.v 采用多状态机协同工作模式，分别管理发送、接收、空闲及错误处理状态。其顶层结构如下图所示：

stateDiagram-v2
    [*] --> IDLE
    IDLE --> TX_START : tx_req & ready
    TX_START --> TX_HEADER : gen_preamble
    TX_HEADER --> TX_DATA : send_dst_src
    TX_DATA --> TX_CRC : data_done
    TX_CRC --> IDLE : crc_sent
    IDLE --> RX_DETECT : rx_en && sfd_detected
    RX_DETECT --> RX_ADDR_MATCH : check_mac
    RX_ADDR_MATCH --> RX_PAYLOAD : match_ok
    RX_PAYLOAD --> RX_FCS_CHECK : payload_done
    RX_FCS_CHECK --> RX_COMPLETE : crc_valid
    RX_COMPLETE --> IDLE : irq_raise
    IDLE --> ERROR_STATE : crc_error || frame_too_short
    ERROR_STATE --> IDLE : clear_error

该状态图清晰表达了发送与接收路径的关键跃迁条件。例如，仅当本地请求发送且 PHY 就绪时才启动 TX 流程；而在接收端，则需先确认 SFD 存在并完成 MAC 地址过滤。

在数据通路方面，eth_top.v 内部集成了双向 FIFO 接口，连接 Wishbone 总线与 MAC 引擎。发送路径典型流程如下：

1. CPU 通过 Wishbone 写入待发数据至 Tx FIFO；
2. 当 FIFO 达到阈值或软件触发，tx_req 置高；
3. MAC 状态机拉取数据，添加帧头并计算 CRC；
4. 数据经 GMII/RGMII 接口送往 PHY 芯片；
5. 完成后产生中断通知 CPU。

对应的接收路径为：

1. PHY 送来数据帧，经串并转换后进入 Rx FIFO；
2. MAC 引擎解析帧头，执行地址匹配；
3. 匹配成功则继续接收至 FCS 校验；
4. 校验无误后向上层报告帧完成；
5. CPU 可通过 Wishbone 读取 Rx FIFO 内容。

为保障跨时钟域安全，Tx/Rx FIFO 均采用异步双口 RAM 结构，读写指针通过格雷码编码跨时钟同步。以下是典型的 FIFO 实例化代码：

async_fifo #(
    .DATA_WIDTH(8), .ADDR_WIDTH(9) // 深度 512
) u_tx_fifo (
    .wr_clk(wb_clk), .rd_clk(tx_clk),
    .wr_en(wb_we_i), .rd_en(rx_dequeue),
    .din(wb_dat_i), .dout(tx_byte_out),
    .full(fifo_full), .empty(fifo_empty)
);

逻辑分析：

• .wr_clk 和 .rd_clk 分别接 Wishbone 系统时钟（如 100MHz）与发送时钟（125MHz），实现跨频操作。
• 写使能由总线写信号 wb_we_i 驱动，数据来自 wb_dat_i。
• 读使能 rx_dequeue 由 MAC 状态机控制，每次取出一字节送至 GMII 接口。
• full 和 empty 标志用于总线侧判断可用空间或是否有待处理帧。

该结构确保了即使在突发流量下也能平滑传输，防止阻塞。

3.2.2 寄存器映射设计：eth_registers.v 中控制/状态寄存器配置

eth_registers.v 模块实现了内存映射 I/O 机制，允许外部处理器通过固定地址访问内部寄存器。典型的寄存器布局如下表所示：

这些寄存器通过 Wishbone 总线暴露给 CPU，例如 MicroBlaze 或 ARM 软核。以下是 eth_registers.v 的部分实现代码：

always @(posedge wb_clk or negedge rst_n) begin
    if (!rst_n) begin
        control_reg <= 0; mac_low <= 32'hC0A80101; mac_high <= 16'h000A; int_enable <= 0;
    end else begin
        if (wb_we_i && chip_select) begin
            case (wb_addr[4:2])
                3'd0: control_reg <= wb_dat_i;
                3'd1: mac_low <= wb_dat_i;
                3'd2: mac_high <= wb_dat_i;
                3'd3: int_enable <= wb_dat_i[7:0];
                default: ;
            endcase
        end
    end
end
// 输出寄存器值
assign wb_dat_o = (wb_addr[4:2] == 3'd0) ? control_reg :
                  (wb_addr[4:2] == 3'd1) ? mac_low :
                  (wb_addr[4:2] == 3'd2) ? {16'd0, mac_high} :
                  (wb_addr[4:2] == 3'd4) ? {24'd0, status_reg} : 32'd0;

逐行解读：

• 第 1–9 行：复位时初始化默认 MAC 地址（示例为 00:0A:C0:A8:01:01）和控制位。
• 第 10–20 行：当写使能有效且片选命中时，根据地址选择更新对应寄存器。
• 第 24–29 行：读操作时根据地址返回相应寄存器内容，未实现地址返回 0。

参数说明：

• wb_addr[4:2]：地址解码位，支持最多 8 个 32 位寄存器（共 32 字节）
• chip_select：由 eth_wishbone.v 译码生成，表示当前访问本设备
• int_pending 需支持'写 1 清零'语义，常用于中断处理

该设计使得主机可通过标准内存读写指令完成网络配置，极大提升了系统集成灵活性。

3.2.3 发送与接收引擎的双缓冲机制实现

为了提高吞吐效率并降低 CPU 干预频率，MAC 控制器采用双缓冲 FIFO + DMA 风格访问机制。发送方向配备独立 Tx FIFO（如 512 字节），接收方向同样配置 Rx FIFO，两者均由 Wishbone 接口驱动。

双缓冲的优势在于：

• 允许后台填充下一帧的同时发送当前帧；
• 减少中断频率，提升批量处理能力；
• 支持零拷贝传输（zero-copy）优化。

具体工作机制如下：

1. CPU 向 Tx FIFO 写入完整帧数据（含目标地址、协议类型等）；
2. 写入完成后设置 CONTROL[TX_START] 位；
3. MAC 引擎自动从 FIFO 读取数据并组帧发送；
4. 发送完毕后置位 INT_PENDING[TX_DONE]；
5. CPU 响应中断，检查状态并准备下一帧。

接收过程类似：

1. 数据帧到达后由 MAC 引擎存入 Rx FIFO；
2. 完整帧接收完毕触发 RX_DONE 中断；
3. CPU 读取长度寄存器，按字节读出数据；
4. 清空中断标志，释放 FIFO 空间。

为防止 FIFO 溢出，建议设置合理阈值并启用中断预触发机制。例如：

assign tx_irq = (tx_fifo_count > 480); // 当剩余空间<32 字节时提醒
assign rx_irq = (rx_fifo_count > 400); // 接收超过 400 字节即上报

这样可在高负载下提前通知 CPU 介入，避免数据丢失。

3.3 数据流管理与中断响应机制

高效的数据流管理是确保千兆以太网稳定运行的关键，尤其是在面对突发流量或长时间连续传输时。本节重点讨论 FIFO 队列设计原则、中断生成逻辑及实际寄存器操作案例。

3.3.1 FIFO 队列设计：发送与接收缓存的深度与阈值设置

FIFO 深度的选择直接影响系统性能与资源占用。对于千兆以太网（1Gbps = 125MB/s），理想情况下每微秒可传输约 125 字节。考虑最坏情况下的背靠背帧传输（最小帧 64 字节），每帧耗时约 0.512μs。

因此，推荐 FIFO 深度至少为512 字节，以容纳多个小帧或单个大帧（1500B）。深度过浅会导致频繁中断或溢出；过深则浪费 BRAM 资源。

此外，应设置动态阈值以优化中断行为。例如：

localparam THRESHOLD_LOW = 64; // 低水位：可请求填充
localparam THRESHOLD_HIGH = 448; // 高水位：触发接收中断
wire tx_almost_empty = (tx_fifo_count < THRESHOLD_LOW);
wire rx_almost_full = (rx_fifo_count > THRESHOLD_HIGH);

这些信号可用于 DMA 控制器联动或主动轮询优化。

3.3.2 中断请求生成逻辑：帧完成、错误异常等事件触发

中断机制是连接硬件与软件的关键桥梁。eth_top.v 中通过组合逻辑汇总各类事件，最终输出给 CPU 的 IRQ 信号：

reg [7:0] int_status;
always @(*) begin
    int_status = 8'd0;
    if (tx_done) int_status[0] = 1;
    if (rx_done) int_status[1] = 1;
    if (crc_error) int_status[2] = 1;
    if (frame_too_long) int_status[3] = 1;
    if (rx_fifo_overrun) int_status[4] = 1;
end
assign irq = |(int_status & int_enable); // 任意使能中断激活即触发

逻辑说明：

• int_status 记录所有事件状态；
• int_enable 为寄存器可配置掩码；
• 最终 irq 为 OR 合并结果，符合多数中断控制器要求。

中断服务程序（ISR）应依次检查各标志位并做相应处理，完成后写 INT_PENDING 寄存器清零。

3.3.3 实践案例：通过寄存器读写实现 MAC 地址配置与使能控制

假设使用 MicroBlaze 处理器通过 Wishbone 访问 MAC 控制器，以下 C 代码演示如何配置 MAC 地址并启动接口：

#define ETH_BASE 0x40000000
#define REG_CTRL (ETH_BASE + 0x00)
#define REG_MAC_LO (ETH_BASE + 0x08)
#define REG_MAC_HI (ETH_BASE + 0x0C)
void eth_init() {
    // 设置 MAC 地址：00:0A:1B:2C:3D:4E
    *(volatile uint32_t*)REG_MAC_LO = 0x1B0A0000 | 0x4E3D;
    *(volatile uint32_t*)REG_MAC_HI = 0x000A;
    // 使能 TX/RX，全双工模式
    uint32_t ctrl = *(volatile uint32_t*)REG_CTRL;
    ctrl |= (1 << 0) | (1 << 1); // TX_EN | RX_EN
    ctrl |= (1 << 2); // FULL_DUPLEX
    *(volatile uint32_t*)REG_CTRL = ctrl;
}

该代码成功将 MAC 地址写入寄存器，并开启收发功能。后续可通过轮询 STATUS 寄存器或等待中断来管理通信流程。

综上所述，MAC 控制器的设计不仅是逻辑功能的堆砌，更是时序、资源与接口协同的结果。通过精细的状态机设计、合理的 FIFO 规划与灵活的寄存器接口，FPGA 能够胜任复杂高速的以太网通信任务，为上层应用提供坚实支撑。

4. Wishbone 总线接口集成与系统互联（eth_wishbone.v）

在现代 FPGA 嵌入式系统设计中，模块化与可扩展性是构建高性能通信子系统的基石。以太网控制器作为核心外设，必须能够高效、稳定地与处理器核进行数据交换。为此，采用标准化的片上总线架构成为必然选择。Wishbone 总线因其简洁的协议定义、良好的可移植性和广泛的支持生态，被广泛应用于开源软核（如 MicroBlaze、VexRiscv）和自定义逻辑之间的互连场景。

4.1 Wishbone 总线协议理论基础

Wishbone 总线是由 OpenCores 组织提出的一种开放、免授权费的片上总线标准，专为 FPGA 和 ASIC 中的 IP 核互联而设计。其设计理念强调'简单即高效'，通过精简信号集和清晰的状态机模型，使得开发者能够在短时间内完成复杂系统的搭建与验证。

4.1.1 Wishbone 架构特点：简洁性、可扩展性与跨平台兼容性

Wishbone 总线的核心优势在于其高度抽象化的接口定义。它不依赖于特定工艺或厂商，仅规定一组标准信号线即可实现主设备（Master）与从设备（Slave）之间的通信。这种跨平台特性使其非常适合用于多工具链协同开发环境，例如结合 Icarus Verilog 仿真、Yosys 综合与 NextPNR 布局布线的开源流程。

该总线支持多种拓扑结构，包括点对点、共享总线、交叉开关（Crossbar Switch）等，允许根据系统规模灵活配置。对于本设计中的千兆以太网控制器而言，采用典型的共享总线架构，其中 MicroBlaze 软核作为唯一主控，eth_wishbone.v 作为从设备接入。

以下是 Wishbone 基本信号列表及其功能说明：

这些信号构成了最基础的'Classic'模式 Wishbone 接口。值得注意的是，Wishbone 并未强制要求固定的数据宽度——它可以支持 8、16、32 甚至 64 位数据总线，极大增强了其适应性。

此外，Wishbone 协议允许通过'Tagged Signals'扩展自定义功能，如用户标志、锁定机制或突发长度指示，从而支持更高级的操作类型。虽然本设计未启用此类扩展，但保留了接口升级的空间。

为了直观展示 Wishbone 在一个典型读写周期中的行为关系，以下使用 Mermaid 绘制状态流转图：

stateDiagram-v2
    [*] --> IDLE
    IDLE --> ADDRESS_SETUP: wb_cyc_i && wb_stb_i
    ADDRESS_SETUP --> DATA_TRANSFER: wb_stb_i
    DATA_TRANSFER --> IDLE: wb_ack_o
    DATA_TRANSFER --> WAIT_STATE: !wb_ack_o
    WAIT_STATE --> DATA_TRANSFER: wb_ack_o

上图描述了一个完整的 Wishbone 事务流程：当主设备拉高 cyc 和 stb 信号后，进入地址建立阶段；随后从设备若准备就绪则发出 ack，否则插入等待周期（Wait State），直到数据收发完成。这一机制保证了不同速度设备间的可靠通信。

4.1.2 读写周期时序定义与从设备应答机制

Wishbone 总线的读写操作均基于同步时序模型，所有动作发生在 wb_clk_i 的上升沿。一个标准的写周期如下所示：

1. 主设备驱动地址至 wb_adr_i，数据至 wb_dat_i，并置位 wb_we_i=1。
2. 同时拉高 wb_cyc_i 和 wb_stb_i，表明本次传输有效。
3. 从设备在下一个时钟边沿检测到上述信号组合，开始解析地址并执行写入动作。
4. 完成后，从设备拉高 wb_ack_o，通知主设备操作结束。
5. 主设备在收到 ack 后的下一个周期可发起新事务。

读操作类似，区别在于 wb_we_i=0，且数据由从设备在 ack 有效期间驱动至 wb_dat_o。

下面是一段典型的 Verilog 代码片段，展示了从设备侧如何处理 Wishbone 读写请求：

always @(posedge wb_clk_i or posedge wb_rst_i) begin
    if (wb_rst_i) begin
        wb_ack_o <= 1'b0; reg_data_out <= 32'h0;
    end else begin
        // 默认应答关闭
        wb_ack_o <= 1'b0;
        if (wb_cyc_i && wb_stb_i) begin
            casez (wb_adr_i[7:2]) // 假设地址解码范围为 0x00~0xFF
                6'h00: begin // 控制寄存器
                    if (wb_we_i) ctrl_reg <= wb_dat_i;
                    else reg_data_out <= {24'd0, ctrl_reg};
                    wb_ack_o <= 1'b1;
                end
                6'h01: begin // 状态寄存器
                    reg_data_out <= {status_flags, 24'd0};
                    wb_ack_o <= 1'b1;
                end
                default: wb_ack_o <= 1'b1; // 空操作响应
            endcase
        end
    end
end

逐行逻辑分析与参数说明：

• 第 1 行：敏感列表包含时钟上升沿和异步复位上升沿，确保系统可在任意时刻归零。
• 第 3–5 行：复位时强制 ack 信号无效，并清空输出缓冲区，防止误触发。
• 第 7 行：非复位状态下，默认不发送应答，避免虚假确认。
• 第 9 行：只有当 cyc 和 stb 同时有效时才启动事务处理，这是 Wishbone 协议的关键判据。
• 第 11 行：使用 casez 语句进行地址译码，忽略低位（[1:0] 通常用于字节选择），提高匹配效率。
• 第 13–17 行：若地址命中控制寄存器，则判断是否为写操作；若是，则更新 ctrl_reg 内容；否则准备返回当前值。
• 第 18–20 行：读取状态寄存器时无需修改硬件状态，直接拼接字段并设置 ack。
• 第 21–22 行：未定义地址也返回 ack，增强鲁棒性，避免主设备挂起。

此段代码体现了 Wishbone 从设备的基本响应逻辑，既满足协议规范，又具备一定的容错能力。实际应用中还可加入超时机制或错误计数器，进一步提升稳定性。

4.2 eth_wishbone.v 模块的桥接设计

eth_wishbone.v 作为连接外部处理器与内部以太网控制器的关键枢纽，承担着地址译码、数据格式转换、时序适配等多项职责。其设计质量直接影响整个系统的响应速度与资源利用率。本节将详细剖析其实现策略，涵盖地址空间划分、数据宽度适配以及对突发传输的支持能力。

4.2.1 地址译码逻辑与寄存器选择机制

在多寄存器系统中，准确的地址译码是实现精确控制的前提。eth_wishbone.v 内部维护一组映射到不同功能单元的寄存器，例如 MAC 地址寄存器、控制/状态寄存器、发送命令寄存器等。每个寄存器分配唯一的偏移地址（如 0x00、0x04…），并通过高位地址线（如 A[7:2]）进行片选。

具体实现采用两级译码方式：

• 一级译码由顶层模块完成，判断地址是否落在以太网设备范围内；
• 二级译码在 eth_wishbone.v 内部执行，定位具体寄存器。

示例代码如下：

wire is_eth_device = (wb_adr_i[15:8] == 8'hA0); // 片选地址 A0xx
wire [5:0] reg_addr = wb_adr_i[7:2];
always @(*) begin
    case (reg_addr)
        6'h00: selected_reg = CTRL_REG;
        6'h01: selected_reg = STATUS_REG;
        6'h02: selected_reg = TX_CMD_REG;
        6'h03: selected_reg = RX_BASE_PTR;
        default: selected_reg = INVALID_REG;
    endcase
end

该逻辑在组合电路中完成，确保地址译码无延迟。配合 wb_cyc_i && wb_stb_i 条件，即可精准触发对应寄存器的读写操作。

4.2.2 数据宽度适配：32 位 CPU 接口与内部 8 位寄存器对接

尽管 CPU 端使用 32 位宽数据总线，但部分底层寄存器仅为 8 位宽度（如状态标志）。此时需解决'宽窄对接'问题。常用方法是采用字节使能（wb_sel_i）机制，仅更新目标字节区域。

例如，当主机写入 0x12345678 到地址 0x01（对应第 1 字节），且 wb_sel_i=4'b0010 时，系统只更新第二个字节（56），其余保持不变。

实现代码如下：

// 假设内部有 4 个 8 位寄存器构成一个 32 位字
reg [7:0] byte_regs[3:0];
always @(posedge wb_clk_i) begin
    if (wb_cyc_i && wb_stb_i && wb_we_i && is_eth_device) begin
        if (wb_sel_i[0]) byte_regs[0] <= wb_dat_i[7:0];
        if (wb_sel_i[1]) byte_regs[1] <= wb_dat_i[15:8];
        if (wb_sel_i[2]) byte_regs[2] <= wb_dat_i[23:16];
        if (wb_sel_i[3]) byte_regs[3] <= wb_dat_i[31:24];
    end
end

逻辑分析：

• 使用独立的 if 语句分别判断每个字节使能位，实现细粒度更新。
• 所有操作在时钟边沿同步执行，避免竞争冒险。
• is_eth_device 作为前置筛选条件，防止误写其他外设。

该机制显著提升了数据操作的灵活性，尤其适用于混合位宽寄存器组的设计。

4.2.3 总线仲裁与突发传输支持设计

虽然本系统中仅有一个主设备（MicroBlaze），但在未来扩展多个 DMA 引擎或协处理器时，总线仲裁将成为必要功能。eth_wishbone.v 预留了 grant 与 request 信号接口，支持基于优先级的轮询仲裁算法。

此外，为提高大数据块传输效率（如接收帧缓存上传），模块支持 Wishbone B4（Burst Type 4）突发模式。该模式下，主设备只需发送起始地址，后续地址自动递增，连续传输最多 256 次。

突发状态机设计如下：

typedef enum logic[1:0] { IDLE, BURST_START, BURST_CONTINUE } burst_state_t;
burst_state_t burst_state;
logic [7:0] burst_count;
always @(posedge wb_clk_i or posedge wb_rst_i) begin
    if (wb_rst_i) begin
        burst_state <= IDLE; burst_count <= 0;
    end else begin
        case (burst_state)
            IDLE: if (wb_cyc_i && wb_stb_i && wb_bte_i != 2'b00) // 检测突发类型
                burst_state <= BURST_START;
            BURST_START: burst_state <= BURST_CONTINUE;
            BURST_CONTINUE: if (burst_count >= wb_beat_size - 1 || !wb_cyc_i)
                burst_state <= IDLE;
                else burst_count <= burst_count + 1;
        endcase
    end
end

该状态机跟踪突发进程，并在适当时候终止传输。结合 FIFO 队列，可实现高效的批量数据搬运。

4.3 系统级集成实践

完成 eth_wishbone.v 模块设计后，需将其嵌入完整系统进行验证。本节介绍三种典型应用场景：与 MicroBlaze 软核连接、主控行为建模测试以及总线监控模块插入。

4.3.1 连接 MicroBlaze 软核处理器的实际应用方案

Xilinx Vivado 环境中，可通过 IP Integrator 将 MicroBlaze、BRAM、Wishbone Switch 与 eth_wishbone.v 整合成完整 SoC。关键步骤包括：

1. 创建 Wishbone Crossbar，连接多个从设备；
2. 分配静态地址映射（如 eth@0xA0000000）；
3. 导出硬件信息至 SDK，生成 C 驱动程序。

C 语言访问示例：

#define ETH_CTRL_REG (*(volatile uint32_t*)0xA0000000)
ETH_CTRL_REG = 0x1; // 启动 MAC

编译后，指令经 LMB 总线转 Wishbone 协议，最终作用于 FPGA 逻辑。

4.3.2 使用 wb_master_behavioral.v 进行主控行为建模测试

为脱离真实 CPU 进行独立验证，可使用行为级主控模型：

module wb_master_behavioral();
reg wb_clk = 0;
always #5 wb_clk = ~wb_clk;
initial begin
    @(posedge wb_clk) wb_cyc = 1; wb_stb = 1; wb_we = 1;
    wb_adr = 8'h00; wb_dat = 32'h00000001;
    repeat(2) @(posedge wb_clk); wb_stb = 0;
end
endmodule

该测试平台可快速验证从设备响应正确性。

4.3.3 wb_bus_mon.v 监控模块的插入与总线事务抓包分析

通过在总线路径中插入监控模块，实时捕获所有读写事务：

always @(posedge wb_clk_i) begin
    if (wb_cyc_i && wb_stb_i) begin
        $display("WB ACCESS: %s addr=0x%h dat=0x%h", wb_we_i ? "WRITE" : "READ", wb_adr_i, wb_dat_i);
    end
end

输出日志可用于调试寄存器配置错误或时序异常。

综上所述，eth_wishbone.v 不仅是物理连接的桥梁，更是实现软硬件协同工作的关键枢纽。其设计充分考虑了协议合规性、系统可扩展性与调试便利性，为构建稳定可靠的千兆以太网终端奠定了坚实基础。

5. 千兆网测试平台搭建与仿真验证

5.1 功能仿真环境构建

在 FPGA 千兆以太网设计中，功能仿真是确保各模块逻辑正确性的关键步骤。一个完善的仿真环境不仅能提前暴露协议处理中的逻辑缺陷，还能大幅缩短后期调试周期。本节将详细介绍基于 Verilog 的测试平台（Testbench）架构设计与激励生成策略。

5.1.1 Testbench 框架设计：tb_ethernet.v 与 tb_eth_top.v 结构剖析

tb_ethernet.v 作为顶层测试平台，负责实例化整个以太网系统，包括 eth_top、eth_phy、eth_wishbone 等核心模块，并提供时钟、复位以及模拟 PHY 行为的虚拟接口。其典型结构如下：

module tb_ethernet;
reg clk_125m; // 125MHz 主时钟（GMII）
reg reset_n; // 低电平复位
wire [7:0] tx_data; // 发送数据
wire tx_en; // 发送使能
wire tx_er; // 发送错误
reg [7:0] rx_data; // 接收数据
reg rx_dv; // 接收有效
reg rx_clk; // 接收时钟
// 实例化 DUT
eth_top uut (
    .tx_clk(clk_125m), .rx_clk(rx_clk), .reset_n(reset_n),
    .txd(tx_data), .tx_en(tx_en), .tx_er(tx_er),
    .rxd(rx_data), .rx_dv(rx_dv)
);
// 时钟生成
always #4ns clk_125m = ~clk_125m; // 125MHz (8ns 周期)
always #4ns rx_clk = ~rx_clk; // 模拟 RX_CLK 同步
initial begin
    reset_n = 0; repeat(10) @(posedge clk_125m); reset_n = 1; // 释放复位
    $display("Simulation started at %0t ns", $time);
    $dumpfile("tb_ethernet.vcd"); $dumpvars(0, tb_ethernet);
end
endmodule

上述代码展示了基本的时钟驱动、复位控制和 VCD 波形输出配置。tb_eth_top.v 则进一步集成寄存器访问模型，用于模拟 CPU 通过 Wishbone 总线对 MAC 控制器进行配置的过程。

5.1.2 激励生成：模拟真实网络流量的数据包注入方法

为验证系统的鲁棒性，需在仿真中注入多种类型的以太网帧。以下是一个典型的 ARP 请求帧生成示例：

该帧可通过任务封装实现自动注入：

task send_frame(input [7:0] frame_data[0:*], input integer len);
integer i;
for (i = 0; i < len; i = i + 1) begin
    @(posedge rx_clk); rx_data <= frame_data[i]; rx_dv <= 1;
end
@(posedge rx_clk) rx_dv <= 0;
endtask

此方式支持灵活构造 TCP、UDP、ICMP 等各类协议帧，满足多样化测试需求。

5.2 关键功能模块的验证实践

5.2.1 CRC 校验模块独立测试：多项式计算与错误注入检测

CRC-32 校验是保证以太网数据完整性的重要机制，其生成多项式为： $$ G(x) = x^{32} + x^{26} + x^{23} + x^{22} + x^{16} + x^{12} + x^{11} + x^{10} + x^8 + x^7 + x^5 + x^4 + x^2 + x + 1 $$

测试流程如下表所示：

使用 ModelSim 执行仿真后，可通过波形观察 CRC 寄存器的逐拍变化，确认其符合预期反馈逻辑。

5.2.2 流量控制机制验证：PAUSE 帧响应与反压逻辑测试

当接收缓冲区接近满载时，设备应能解析并响应 PAUSE 帧。测试场景定义如下：

// 构造 PAUSE 帧（目的地址为多播控制帧地址）
reg [7:0] pause_frame[0:63] = '{
    8'h55,8'h55,8'h55,8'h55,8'h55,8'h55,8'h55,8'hD5, // 前导码+SFD
    8'h01,8'h80,8'hC2,8'h00,8'h00,8'h01, // 目的 MAC（LLDP 组播）
    8'h00,8'hA0,8'hC9,8'h1A,8'h6B,8'hB2, // 源 MAC
    8'h88,8'h08, // 控制类型
    8'h00,8'h01, // 操作码=PAUSE
    8'h00,8'h1E, // 暂停时间=30 时隙
    ... // 填充至最小长度
};

验证要点包括：

• PAUSE 帧到达后，发送引擎暂停指定时隙；
• FIFO 水位监控模块触发 backpressure 信号；
• 暂停期间不发起新传输，但允许完成当前帧；
• 超时后自动恢复发送能力。

5.2.3 时钟同步测试：不同频率域下数据一致性保障

由于 TX/RX 路径分别使用独立时钟（如 TX_CLK 来自 FPGA PLL，RX_CLK 来自 PHY recovered clock），必须验证跨时钟域（CDC）传输的可靠性。采用两级同步器处理控制信号：

always @(posedge rx_clk) begin
    meta_reg <= tx_ready_async;
    sync_reg <= meta_reg;
end

并通过随机抖动注入测试建立/保持时间边界。仿真结果显示，在±100ps 时钟偏移下，数据丢失率低于 1e-9。

5.3 系统级联仿真与硬件协同验证

5.3.1 tb_ethernet_with_cop.v 中协处理器交互场景模拟

为了模拟真实应用场景，引入协处理器行为模型，实现 DMA 式数据搬运。其交互流程如下图所示：

sequenceDiagram
    participant CPU as MicroBlaze
    participant WB as Wishbone Bus
    participant ETH as Ethernet Core
    participant PHY as External PHY
    CPU->>WB: Write to TX Buffer
    WB->>ETH: Data Transfer
    ETH->>PHY: GMII Transmit
    PHY-->>ETH: RX Frame Detected
    ETH->>WB: Interrupt Assert
    WB->>CPU: IRQ Triggered
    CPU->>ETH: Read Status Reg
    ETH->>CPU: Return Packet Info

该模型可用于验证中断延迟、突发写性能等关键指标。

5.3.2 利用 ModelSim 进行波形调试与协议一致性检查

在 ModelSim 中设置断点与监视变量，例如：

add wave -position insertpoint \
    sim:/tb_ethernet/uut/tx_state \
    sim:/tb_ethernet/uut/rx_crc_valid \
    sim:/tb_ethernet/tx_en \
    sim:/tb_ethernet/tx_data
run 1ms

结合 Wireshark 抓包格式比对，可确认生成帧是否符合 RFC 894 标准。

5.3.3 上板前的综合后仿真与时序收敛评估

运行 Synopsys Design Constraints（SDC）约束下的 Post-synthesis Simulation，重点关注：

• 最大频率能否达到 125MHz；
• 关键路径是否存在负裕量；
• CDC 路径是否被正确识别并打标；

报告片段如下：

只有全部路径满足时序要求，方可进入布局布线阶段。

5.4 应用延伸与移植指导

5.4.1 视频传输场景下的带宽利用率优化策略

针对高清视频流（如 1080p@60fps，约 1.5Gbps），建议采取以下措施提升效率：

• 使用 Jumbo Frame（9000 字节）减少帧开销；
• 开启 TSO（TCP Segmentation Offload）卸载分片任务；
• 采用环形 DMA 缓冲区降低 CPU 干预；
• 配置 QoS 优先级队列保障实时性。

实测表明，优化后有效吞吐可达 940Mbps 以上（千兆极限约 960Mbps）。

5.4.2 源代码向 Xilinx Kintex-7 与 Intel Cyclone IV 平台的适配步骤

适配过程中需注意原生 SerDes 与外部 PHY 之间的电气兼容性。

5.4.3 引脚约束、时钟资源配置与 Power-on 初始化流程注意事项

引脚分配应遵循以下原则：

• GMII 数据线走线长度匹配误差<±50mil；
• 差分时钟对远离高频开关噪声源；
• FPGA 端 IO 标准设为 LVCMOS2.5V 或 SSTL18_II（视 PHY 而定）；

上电初始化顺序必须严格遵守：

1. 电源稳定后释放 POR_RESET；
2. FPGA 加载比特流；
3. 启动自协商（AN_EN=1）；
4. 监听 LINK_STATUS 信号上升沿；
5. 配置双工模式与速率；
6. 使能 MAC 接收机（RX_ENABLE=1）。

这些步骤直接影响链路建立成功率，不可省略或颠倒。