Vivado 环境下 FPGA 程序在线更新方案

2.4. 标志状态寄存器 (Flag Status Register)

通过 READ FLAG STATUS REGISTER 读取。所有位均为易失性，上电复位。错误位需通过 CLEAR STATUS REGISTER 清除。

2.5. 配置寄存器

• Internal Configuration Register：用户不可直接访问，由上电时的 Nonvolatile/Volatile 寄存器覆盖。
• Nonvolatile Configuration Register：通过 WRITE NONVOLATILE CONFIGURATION REGISTER 修改，断电保持。
• Volatile Configuration Register：通过 WRITE VOLATILE CONFIGURATION REGISTER 修改，立即生效但断电丢失。

注意：Dummy clock 周期数必须与时钟频率匹配，否则会导致读取错误。

2.6. 命令定义概览

Extended SPI 协议扩展了标准 SPI 功能，支持在多条 DQn 线路上传输地址或数据。Command code 会根据协议类型在 1、2 或 4 条线上传输。

3. 命令操作流程

由于使用 256Mb 内存，需开启 4-byte address 模式以访问全部空间。本方案选用 Extended SPI-STR 协议。

3.1. 读取 ID (READ ID)

驱动 S# 为 LOW，输入 Command Code (9E/9F)。S# 拉高即终止。通常读取前 3 个 Byte 确认 Device ID (MT25QL256 为 24'h20BA19)。

3.2. 读取内存 (READ MEMORY)

• READ (03h) / FAST READ (0Bh)：默认 3-byte 寻址。FAST READ 支持更高频率，需配置 Dummy cycles。
• 4-BYTE READ (13h) / 4-BYTE FAST READ (0Ch)：支持 4-byte 寻址，适用于大容量 Flash。

说明：FAST READ 相比 READ 的主要区别在于更高的速率和所需的 Dummy cycles 配置。出厂默认 Dummy cycles 通常为 8，最高可达 133MHz。

3.3. 使能写入 (WRITE ENABLE/DISABLE)

• WRITE ENABLE (06h)：在执行 PROGRAM/ERASE 前必须设置 Write enable latch bit。
• WRITE DISABLE (04h)：清除 latch bit，防止误操作。

3.4. 寄存器读写 (REGISTER OPERATIONS)

• READ STATUS REGISTER (05h) / READ FLAG STATUS REGISTER (70h)：可随时读取，建议在执行关键操作前检查 Busy 位。
• WRITE REGISTER：必须先执行 WRITE ENABLE。s# 需保持低电平直到最后一个字节锁存。

3.5. 编程与擦除 (PROGRAM & ERASE)

• PAGE PROGRAM (02h) / 4-BYTE PAGE PROGRAM (12h)：写入数据。若起始地址非页边界，超出部分从页首开始编程。
• SUBSECTOR/SECTOR/BULK ERASE：擦除操作。受保护区域无法擦除，会触发 Error 位。

注意：所有写/擦除操作前必须确保 Write enable latch 已置位。操作完成后 latch 会自动清零。

3.6. 寻址模式切换 (ADDRESS MODE)

通过 ENABLE 4-BYTE ADDRESS MODE 命令立即生效。退出后将恢复默认的 3-byte 模式。

4. 烧写流程规划

综合上述分析，在线烧写流程如下：

1. 初始化 SPI 接口及 STARTUPE2 时钟。
2. 发送 WRITE ENABLE 指令。
3. 校验 Flash ID 及状态寄存器。
4. 根据需要擦除旧数据（Sector/Subsector）。
5. 发送编程指令写入新固件。
6. 校验写入数据完整性。
7. 复位系统加载新程序。

5. STARTUPE2 原语配置

在线操作时需使用 STARTUPE2 原语为 CCLK 引脚提供时钟，相当于为 Flash 提供时钟源。

STARTUPE2 #( .PROG_USR("FALSE"), // 激活程序事件安全特性，需要加密比特流
              .SIM_CCLK_FREQ(0.0) ) // 仿真中设置配置时钟频率
STARTUPE2_inst (
    .CFGCLK(),           // 配置主时钟输出
    .CFGMCLK(),          // 配置内部振荡器时钟输出
    .EOS(),              // 启动结束标志，高电平有效
    .PREQ(),             // 请求 PROGRAM_B 脉冲
    .CLK(0),             // 用户启动时钟输入
    .GSR(0),             // 全局复位，通常置低禁用
    .GTS(0),             // 全局三态，通常置低
    .KEYCLEARB(1),       // AES 密钥清除
    .PACK(1),            // PROGRAM 确认
    .USRCCLKO(outSpiClk),// 用户 CCLK 输出，驱动外部 Flash 时钟
    .USRCCLKTS(0),       // CCLK 三态控制
    .USRDONEO(1),        // DONE 引脚输出控制
    .USRDONETS(1)        // DONE 三态控制
);

引脚说明：

• USRCCLKO：配置后由 FPGA 逻辑生成时钟驱动到 CCLK 引脚，用于外部 SPI Flash 访问。
• EOS：可作为 FPGA 就绪运行的复位信号。
• GSR/GTS：一般设为 0 以禁用全局复位和三态控制。