解码 FPGA 底层架构：从触发器到时钟网络的硅视角
在半导体设计领域，FPGA 的灵活性与可重构性使其成为现代电子系统的核心组件。当我们深入硅片微观世界，会发现每个可编程逻辑单元背后都隐藏着精妙的物理结构与协同机制。本文将带您穿越晶体管层面，探索从基本存储单元到全局时钟网络的完整信号链路。
1. 硅基存储单元的物理实现
1.1 触发器的晶体管级结构
现代 FPGA 中的 D 触发器通常采用主从式 (master-slave) 结构，由两个电平敏感锁存器级联构成。在 28nm 工艺节点下，一个典型的 FDCE（带异步清零的 D 触发器）包含约 28 个 FinFET 晶体管：
┌──────────────┐ ┌──────────────┐
│ Master │ │ Slave │
│ ┌───┐ ┌───┐ │ │ ┌───┐ ┌───┐ │
│ D──┤T1 │──┤T2 │├───┼─→┤T3 │──┤T4 │├─→Q
│ └─┬─┘ └─┬─┘ │ │ └─┬─┘ └─┬─┘ │
│ CLK─┐│ │ │ │ │ │ │ ├┘ │ │ │ │ │ │ │
│ ┌─┴─┐│ │ ┌─┴─┐ ┌─┴─┐│
│ └─────┤NAND├┘ └──┤NAND├──┤NOT├┘
│ └───┘ └───┘ └───┘
表：65nm 与 16nm 工艺下触发器关键参数对比
| 参数 | 65nm 工艺 | 16nm 工艺 | 改进幅度 |
|---|---|---|---|
| 建立时间 (setup) | 85ps | 32ps | 62%↓ |
| 保持时间 (hold) |
