SystemVerilog 系统级验证与硬件设计实战指南
SystemVerilog 是用于系统级验证、芯片设计与 FPGA 实现的强大硬件描述语言。它在 Verilog 的基础上扩展了高级语言结构，如类、接口、任务和函数，极大地优化了验证流程。本指南将带你从基础概念入手，逐步深入结构化编程、并发机制及现代验证方法学，助你掌握高效、可维护的验证代码。
1. SystemVerilog 概述
1.1 起源与发展
SystemVerilog 诞生于 20 世纪 90 年代，旨在解决传统 Verilog HDL 在复杂设计验证中的不足。随着集成电路复杂度飙升，它成为了验证高端芯片不可或缺的工具，帮助工程师减少设计错误并缩短上市时间。
1.2 核心创新
相比传统语言，SystemVerilog 引入了面向对象编程（OOP）特性、断言、随机化约束和覆盖模型。这些功能让验证过程更加规范高效，为工程师提供了更强的表达能力。
2. 数据类型与结构
2.1 基本数据类型
SystemVerilog 的数据类型比传统 Verilog 更灵活，支持逻辑、整数、实数、时间和字符串等。
- logic 类型：替代了传统的 wire 和 reg，适用于组合逻辑和时序逻辑。
- 整数类型：包括 int、shortint、longint，支持有符号和无符号。
- 实数与时间：real/realtime 用于浮点运算，time/realtime 用于时序控制。
- 字符串：string 类型方便文本处理。
logic [7:0] byte_data;
int number;
real time_period;
time simulation_time;
string message;
2.2 复杂数据类型
为了处理更复杂的场景，SV 提供了枚举、数组、结构体和联合体。
- 枚举 (enum)：定义命名常量，提升可读性。
- 数组与队列：数组存储固定数据，队列支持动态增减元素。
- 结构体 (struct) 与联合体 (union)：用于组合不同类型数据或共享存储空间。
enum {RED, GREEN, BLUE} led_color;
byte[7:0] ram[0:255];
struct { logic [3:0] red; logic [3:0] green; } pixel;
3. 模块、接口与面向对象
3.1 模块与接口
模块是设计的构建块，包含输入输出端口。接口则封装了通信协议，简化模块间连接。
module adder(
input logic [3:0] a, b,
output logic [4:0] sum
);
always_comb begin
sum = a + b;
end
endmodule
interface bus_if(input logic clk);
logic [3:0] data;
task write_data(input logic [3:0] addr, input logic [3:0] wdata);
// ... 任务实现
endtask
endinterface
3.2 类与对象
类是 OOP 的核心，支持封装、继承和多态，使硬件模型更模块化。
class packet;
rand bit [3:0] addr;
function new(int _id = 0); id = _id; endfunction
endclass
class extended_packet extends packet;
rand bit [2:0] control;
virtual function void print();
$display("Extended Packet...");
endfunction
endclass
