verilog语法详解：从入门到精通
一、Verilog 核心定位与语法框架
- 核心特点
并行性：模块内的所有语句（如 assign、always 块）同时执行（对应硬件的并行工作），而非按代码顺序执行。
硬件映射：每段语法都对应明确的硬件（如 reg 对应寄存器，wire 对应导线，and 对应与门）。
层次化：通过 '模块定义 + 例化' 实现复杂设计（之前详解过例化，此处衔接语法整体）。
- 基本语法框架
Verilog 程序由 模块（Module） 组成，模块是最小的可综合单元（可被综合器转化为硬件）。一个完整的 Verilog 代码结构如下：
// 1. 宏定义（可选，全局生效） `define WIDTH 8// 大写命名，编译时替换// 2. 模块定义（必须，可综合代码的核心） module 模块名(// 端口列表：输入/输出/双向 input [WIDTH-1:0] i_data,// 输入端口（8位） input i_clk,// 时钟输入（1位） input i_rst_n,// 同步复位（低有效） output reg [WIDTH-1:0] o_data // 输出端口（寄存器型，8位）);// 3. 内部信号定义（wire/reg/parameter等） wire [WIDTH-1:0] w_temp;// 线网型信号（导线） reg [3:0] r_cnt;// 寄存器型信号（计数器）// 4. 逻辑描述（组合逻辑/时序逻辑）// 组合逻辑：assign 连续赋值（对应wire） assign w_temp = i_data +1'b1;// 时序逻辑：always 块（时钟触发，对应寄存器） always @(posedge i_clk) begin // 时钟上升沿触发if(!i_rst_n) begin // 复位逻辑（优先级最高） o_data <=8'd0; r_cnt <=4'd0; end else begin o_data <= w_temp;// 寄存器赋值（<= 非阻塞赋值） r_cnt <= r_cnt +1'b1; end end endmodule /
