一、创建工程
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点击左侧'创建（或打开）工程'，右侧可快速打开最近项目。
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命名工程并设置存放路径（以 D 触发器为例）。
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选择 RTL 后点击 Next，进入添加文件环节，直接点击 Next。
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选择芯片型号（根据开发板选择），完成后点击 Next 查看概要，Finish 完成。
二、创建文件
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在工程管理器中选择 Add Source 添加设计文件，创建时选择 Verilog 语言并命名。
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定义端口（可选），系统会自动生成端口定义代码。若未说明类型默认为 wire，可根据需要定义为 reg（如 output reg q）。
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设计文件创建完成。
三、编写代码
- 代码示例（D 触发器）：
`timescale 1ns / 1ps
module dff(
input wire clk,
input wire d,
output reg q,
output reg q_n
);
always@(posedge clk) begin
q <= d;
q_n <= !d;
end
endmodule
- 保存后运行 Synthesis（综合），修改报错直至通过。 图示两处均为编译入口。点击后确认 Number of Jobs（CPU 工作线程数，视电脑配置而定）。编译报错可在 Messages 窗口查看，重点关注 Error。
四、仿真验证
- 编译成功后创建仿真文件（Add or Create Simulate Source），参考'创建文件'步骤。 Testbench 代码如下：
`timescale 1ns / 1ps
module dff_tb();
reg clk_sim;
reg d_sim;
wire q_sim;
wire q_n_sim;
always #10 clk_sim = ~clk_sim;
initial begin
clk_sim = 0;
d_sim = 0;
#20 d_sim = 1;
#40 d_sim = 0;
#100 $stop;
end
dff dff_inst(
.clk(clk_sim),
.d(d_sim),
.q(q_sim),
.q_n(q_n_sim)
);
endmodule
- 保存后运行 Synthesis。
- 运行 Simulation（仿真）。若有多个 TB 文件，右键选中要仿真的设为 Active。 注意：Vivado 仿真上限时间可在 Tool Settings-Simulation 中设置。 波形显示 clk 上升沿到来时 q 输出 d 的值，功能无误。
五、配置管脚
- 运行 Implement（实现），成功后解锁部分仿真选项。
- 打开 Implement Design，在 Window 菜单选择 I/O Ports。 分配引脚（Fixed 栏自动打勾），设置参数（通常 I/O Standard 为 LVCMOS33）。
- 按 Ctrl+S 保存，生成 XDC 约束文件。
六、生成 Bitstream 文件并烧录
- 生成 Bitstream 文件。
- 点击 Open Hardware Manager，自动连接硬件。确保开发板已连接且通电。
- 烧录：连接后出现芯片型号，右键选择 Program Device，点击 Program 烧录。
