Word - Word 的 5 种视图(页面视图、阅读视图、Web 版式视图、大纲视图、草稿视图)

Word 的 5 种视图

1、页面视图
(1)基本介绍
  1. 默认视图,显示文档的最终打印效果
  2. 包含页边距、页眉页脚、分栏、图片位置等所有排版元素
(2)适用场景
  1. 适用于常规文档编辑,例如,论文、报告、简历等
  2. 适用于精确调整页面布局
(3)切换方式
  • 点击 【视图】 -> 点击 【页面视图】
2、阅读视图
(1)基本介绍
  1. 全屏阅读模式,隐藏工具栏,优化阅读体验
  2. 自动分栏,类似电子书,支持左右滑动翻页
(2)适用场景
  • 适用于专注阅读长文档,例如,电子书、合同等
(3)切换方式
  1. 进入方式:点击 【视图】 -> 点击 【阅读模式】
  2. 退出方式:按 Esc 键
3、Web 版式视图
(1)基本介绍
  1. 模拟网页显示效果,文本自动换行以适应窗口
  2. 适合查看文档在浏览器中的呈现方式
(2)适用场景
  1. 适用于制作网页内容或在线发布的文档
  2. 适用于查看超链接、多媒体元素布局
(3)切换方式
  • 点击 【视图】 -> 点击 【Web 版式视图】
4、大纲视图
(1)基本介绍
  1. 以层级结构显示标题和正文,可折叠或展开内容
  2. 支持拖动标题调整章节顺序,快速修改文档结构
(2)适用场景
  1. 适用于编写长文档时管理章节结构,例如,论文、书籍等
  2. 适用于快速重组内容或生成目录前调整标题级别
(3)切换方式
  • 点击 【视图】 -> 点击 【大纲视图】
5、草稿视图
(1)基本介绍
  1. 简化布局,隐藏页眉页脚、图片等元素,仅显示基本文本
  2. 分页符以虚线显示,加载速度快
(2)适用场景
  1. 快速编辑纯文本内容,例如,草稿、代码等
  2. 低配置电脑处理大型文档时提升流畅度
(3)切换方式
  • 点击 【视图】 -> 点击 【草稿视图】

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机器人具身智能概念

机器人具身智能概念 用"核心定义→指标表现→标准体系"的三段式结构。核心定义部分强调"身体"与"智能"融合的本质,指标部分结合EIBench和GM-100两个评测体系的具体指标,标准部分引用工信部标委会的工作方向。这样既有理论高度,又有具体的量化方法和官方标准依据。 具身智能(Embodied AI) 是人工智能领域一种更为高级的范式。它不仅仅是给机器人装上一个"大脑",而是强调智能必须通过物理身体与环境的实时互动才能产生和进化。简单来说,具身智能 = 机器人的"身体" + 人工智能的"大脑" + 与真实世界互动的能力。 要判断一个机器人是否属于具身智能,不能只看它是否能动,而是要系统性地考察它的"大脑"是否聪明、“身体"

【花雕学编程】Arduino BLDC 之使用6.5寸轮毂电机的智能动态跟随机器人底盘

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基于Arduino与6.5寸轮毂电机的智能动态跟随机器人底盘,是一种将一体化高扭矩动力单元与实时感知决策系统深度融合的移动平台方案。该方案利用轮毂电机“轮内驱动”的紧凑特性,结合Arduino(或ESP32等兼容主控)的灵活控制能力,旨在实现对人、车或特定目标的平滑、抗扰、低延迟的伴随运动。 一、 主要特点 一体化高扭矩动力架构 直驱/准直驱结构:6.5寸轮毂电机将BLDC电机、行星减速器(常见速比1:10~1:30)、轮毂及轴承高度集成。省去了皮带、链条等中间传动环节,传动效率高(>85%),结构紧凑,底盘离地间隙低,重心稳。 大扭矩低速特性:得益于内置减速,轮毂电机在低转速下可输出极大扭矩(峰值可达8~25 N·m),能轻松驱动30~80kg级底盘,具备良好的爬坡(<5°)和越障(过坎)能力,且低速运行平稳无顿挫。

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Xilinx FPGA ISERDES 使用详细介绍 ISERDES(Input Serializer/Deserializer)是 Xilinx FPGA I/O 逻辑(IOLOGIC)中的一个专用硬核原语,用于实现高速串行数据到低速并行数据的转换。它是实现源同步接口(如 LVDS、DDR 存储器接口、ADC 接口、MIPI 等)的核心组件。 与吉比特收发器(GTX/GTH)不同,ISERDES 属于 SelectIO 资源,通常用于处理几百 Mbps 到 1.6 Gbps 左右的数据速率。 1. 核心功能与作用 在高速接口设计中,外部进入 FPGA 的串行数据频率很高(例如 600MHz

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从一块FPGA开始,亲手造一颗CPU:RISC-V五级流水线实战全记录 你还记得第一次点亮LED时的兴奋吗?那种“我真正控制了硬件”的感觉,让人上瘾。但如果你能 自己设计一颗处理器 ,让它跑起第一条指令——那才是数字世界的终极浪漫。 今天,我们就来做这件“疯狂”的事:在一块Xilinx FPGA上,用Verilog从零实现一个 完整的RISC-V五级流水线CPU 。不是调用IP核,不是简化版demo,而是包含取指、译码、执行、访存、写回五大阶段,并解决真实数据冒险与控制冒险的可运行核心。 这不仅是一次教学实验,更是一场对计算机本质的深度探索。 为什么是 RISC-V + FPGA? 别误会,我们不是为了赶潮流才选RISC-V。恰恰相反,它是目前最适合学习CPU设计的指令集。 * 开放免费 :没有授权费,文档齐全,连寄存器编码都写得明明白白。 * 简洁清晰 :RV32I只有40多条指令,没有x86那样层层嵌套的历史包袱。 * 模块化扩展 :基础整数指令够用,后续想加浮点、压缩指令、向量扩展,都可以一步步来。