基于 FPGA 的 EtherCAT 主站 Verilog 设计与同步算法解析

关键算法

1. 主参考时钟选举
   第一个从站（SLV0）的 918h 寄存器被当作"参考接收时间" EscRecTime1；后续从站依次与 SLV0 做差，得到 Δt = EscRecTime1 - EscRecTime_n。
2. 静态补偿
   计算完成后进入 STATIC_COMP 状态，连续 15000 次写入 0910h（System Time），把本地 64 bit 计数器校准到"参考时钟 + 链路延迟"。
3. 时钟伺服
   采用"一次性补偿 + 周期性锁相"策略，无 PID，简化硬件。补偿后从站间抖动 <10 ns（示波器实测 SYC0 引脚）。

对应数学公式

SystemTime_master = LocalTime + Offset
Offset = (T_RXref – T_RXslave) – Delay
Delay = 0 （链式拓扑 <1 m，忽略）

五、EEPROM 仿真与邮箱 SDO——ECAT_INIT_CTRL.v

状态机（行 200~280）

• 状态 021：EEPROM 接口控制权切换（0x05000x0508）
• 状态 22~98：下载 RxPDO/TxPDO 映射、SM2/3 参数、FMMU0/1、DC 周期
• 状态 134：进入 OP 后，仍接受在线 SDO（参数集）

关键代码（行 420~450）

wire [7:0] SdoByte = SdoUpload ? 8'h40 : {4'd2,paraDataLen,2'b00};

算法

• 上传使用 Expedited 0x40，下载使用 0x22/0x28 根据数据长度自动切换；
• 邮箱协议完全硬件状态机，无 CPU 干预，保证 <150 µs 完成 4 字节 SDO；
• 超时重传：若 250 µs 内未收到从站响应，overtimepulseinit 冻结状态机，由外部 CPU 写 RST 位重新触发。

六、周期 PDO 调度与抖动抑制——ECAT_PROCESS_DAT_REF.v

核心思想

"预测 - 比较 - 重置"三点式时间窗：

• 预测：a + LoopPeriod×x
• 比较：master 本地 time_gap 与预测差值
• 重置：time_gap ≥ 差值时拉高 RefReq，同时 time_gap 归零

关键代码（行 110~130）

wire [54:0] mid_res1; // 34 bit × 21 bit → 55 bit
mid_res1_mul u_mul(.dataa(cali_cnt), .datab(LoopPeriod), .result(mid_res1));
wire [63:0] mid_res2 = para_a + {9'd0, mid_res1}; // 64 bit
wire [63:0] mid_res3 = mid_res2 - para_b; // 64 bit

算法

• 34 bit 计数器 cali_cnt 可表示 2 ms×2³⁴ ≈ 4 年不溢出；
• 采用 Quartus 自动流水乘法器，单周期 throughput，latency 2 clk，保证 50 MHz 下运算时间 <40 ns；
• 本地 time_gap 以 40 MHz×25 为步长（≈25 ns），量化误差 <25 ns，对 2 ms 周期抖动贡献 <5 ppm。

七、EtherCAT 帧拼装——ETH_DAT_TX.v

帧格式（行 70~120）

MAC(6) + Type(0x88A4,2) + ECAT Header(2) + Cmd0 NOP (9 B) + Cmd1 ARMW (18 B) // System Time + Cmd2 APWR (18 B) // 0920 Offset + Cmd3 ARMW (18 B) // PDO 数据 + CRC(4)

关键算法

• 轴数 Wkc 可变，Cmd3 数据长度自动计算
  PdoLenTotal = PDO_BYTES × Wkc
• 采用"单帧多命令"方式，一次发送完成 3 条命令，减少 66% 帧开销；
• 控制字、目标位置在帧内按字节滑动插入，用 cnt_tiny 计数器 + 移位寄存器实现，节省 MUX 资源。

八、CRC-32 并行计算——CRC32_D8_AAL5.v

多项式

G(x)=x³²+x²⁶+x²³+x²²+x¹⁶+x¹²+x¹¹+x¹⁰+x⁸+x⁷+x⁵+x⁴+x²+x+1

实现

• 8 bit 并行递推，组合逻辑仅 32 个 XOR 门，延迟 <2 ns；
• 初始值 0xFFFFFFFF，最终取反，与 IEEE 802.3 完全一致；
• 发送侧在 TX_CLK 域迭代，接收侧未做硬件校验（节省逻辑，若需可在 RX 端加同样模块）。

九、跨时钟域与双口 RAM——ETH_RX_RAM_2048X4.v

结构

• 写侧：RX_CLK 25 MHz，4 bit 数据
• 读侧：CLK40M 50 MHz，8 bit 数据
• 真双口，独立地址线，读写位宽比 1:2

关键技术

• 采用 Cyclone-IV M9K 原语，写地址 02047，读地址 01023，自动完成 4→8 bit 位宽转换；
• 读侧地址落后写侧 2 个周期，避免"读 - 写冲突"导致旧数据；
• 接收字节计数器 rx_cnt0 用 RX_CLK 驱动，与主时钟完全异步，通过 gray 码（未列出）传递到 CLK40M 域，亚稳态概率 <10⁻¹⁵。

十、资源占用与 timing 结果（Quartus 18.1）

Timing 分析：50 MHz 主时钟 Slack = +1.84 ns，RX_CLK 25 MHz Slack = +2.15 ns，均满足工业 -40~85 ℃ 要求。

十一、如何二次开发——以"把轴数扩展到 64"为例

1. 改 Interface.v localparam SERVO = 6'd63;
   地址映射 0x1000x2FF 扩展为 0x1000x4FF，CPU 侧基地址寄存器同步修改。
2. 改 ETH_DAT_TX.v parameter PDO_BYTES 保持；Wkc 位宽由 6 扩到 7，乘法器 mul_u8_u8_nodly 例化位宽改为 7×8。
3. 改 ETH_RX_RAM_2048X4.v → 4096X4，深度加倍，M9K 由 1→2 块。
4. 重新跑 Timing，Fmax 预计降低 4~5 MHz，若低于 50 MHz 可降频到 48 MHz 或 pipeline 乘法器。

十二、小结

从一行 PLL 参数，到 64 bit 时间伺服公式，再到 MII 口的 4 bit 串行化，本参考设计把 EtherCAT 主站协议栈"拆"成了可数的 Verilog 语句，却完整覆盖了：

• 1588/DC 分布式时钟同步
• CANopen over EtherCAT 邮箱 SDO
• 多轴 PDO 周期调度与抖动抑制
• 跨时钟域异步 FIFO、并行 CRC、参数化乘法器

全部算法均用硬件状态机实现，零软核、零中断延迟，为运动控制、机器人、CNC 提供了一条"拿到代码即可烧板"的硬核捷径。希望这份逐行级解析能帮助开发者快速理解、裁剪、扩展，并在自己的多轴伺服项目中落地。